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KR0157342B1 - 불휘발성 반도체 메모리의 전압 센싱 방법 - Google Patents

불휘발성 반도체 메모리의 전압 센싱 방법 Download PDF

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KR0157342B1
KR0157342B1 KR1019950015214A KR19950015214A KR0157342B1 KR 0157342 B1 KR0157342 B1 KR 0157342B1 KR 1019950015214 A KR1019950015214 A KR 1019950015214A KR 19950015214 A KR19950015214 A KR 19950015214A KR 0157342 B1 KR0157342 B1 KR 0157342B1
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semiconductor memory
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야; 불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제; 동일한 데이터에 의해 각기 다른 값의 비트라인 레벨이 유기되어 센싱시 발생하는 오동작을 방지할 수 있는 불휘발성 반도체 메모리를 제공한다.
3. 발명의 해결방법의 요지; 불휘발성 반도체 메모리 장치내의 로우 디코더를 통하여 워드라인들을 제어하기 위해 패스전압 발생회로와 동일한 데이터에 의해 각기 다른 값의 비트라인 레벨이 유기되어 센싱시 발생하는 오동작을 방지하기 위해 상기 워드라인에 차등화된 전압을 인가하는 다수개의 워드라인 전압 발생회로를 구비한다.
4. 발명의 중요한 용도; 워드라인을 제어하기 위한 불휘발성 반도체 메모리에 적합하게 사용된다.

Description

불휘발성 반도체 메모리의 전압 센싱 방법.
제1도는 종래의 기술에 따른 불휘발성 반도체 메모리 장치내의 로우 디코더와 워드라인 전압 발생회로를 간략하게 도시한 도면이다.
제2도는 본 발명에 따른 불휘발성 반도체 메모리 장치내의 로우 디코더와 워드라인 전압 발생회로들을 간략하게 도시한 도면이다.
제3도는 본 발명의 실시예에 따른 워드라인 전압 발생회로들의 구체 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것을, 특히 불휘발성 반도체 메모리 장치에 관한 것이다.
최근 데이터 저장 수단으로서 낸드 플래쉬 메모리(NAND FLASH MEMORY)가 주목 받고 있다. 이러한 용도로 낸드형 플래쉬 메모리가 쓰이기 위해서는 소자의 대용량화 및 저 가격화의 실현이 중요하다. 이를 실현하기 위한 한 가지 방법으로 한 개의 메모리 셀에 다수개의 데이터를 저장하는 멀티비트 불휘발성 반도체 메모리(EEPROM)기술이 주목되고 있다. 상기 멀티비트 메모리의 데이터 독출방법은 크게 전류 센싱(CURRENT SENSING)과 전압 센싱방법으로 나눌 수 있다. 상기 전류 센싱의 상세한 동작은 ISSCC '95에 발표될 인텔사의 A MULTI-LEVEL CELL 32MB FLASH MEMORY논문을 참조하기 바란다. 또한 상기 낸드형 플래쉬 메모리의 전압 센싱방법에 대한 상세한 동작은 선행 자료를 참조 바란다. 좀 더 구체적으로 설명하면, 상기 전압 센싱의 경우 낸드형 플래쉬 메모리에서와 같이 메모리 셀이 직렬로 접속되어 있을 경우 선택된 셀의 위치에 따라 각기 다른 셀 소오스 레벨을 가진다. 이는 비선택된 메모리 셀의 턴-온 저항이 메모리 셀의 위치에 따라 각기 다른 Vsb(소오스 포텐샬과 기판 바이어스 포텐샬의 차이)를 유발한다. 상기 Vsb의 값이 양(+)의 값을 가지게 될수록 메모리 셀들의 문턱전압은 높아지므로 동일한 선택 워드라인 레벨이 인가될 경우 같은 이레이즈 셀의 드레쉬 홀드전압(이하 Vt)에 대해서도 위치에 따라 다른 값의 비트라인 준위가 유기된다.
제1도는 종래의 낸드형 플래쉬 메모리의 일부를 나타낸 도면이다.
제1도를 참조하면, 비선택된 워드라인에 소정의 패스전압을 인가하기 위한 상기 패스전압 발생회로(20)와, 제1선택 트랜지스터 ST1와 제2선택 트랜지스터 ST2사이에 채널들이 직렬로 접속된 상기 메모리 셀들 M1∼M16에 워드라인 전압을 발생시키는 워드라인 전압 발생회로(30)와, 상기 로우 어드레스신호 ΦA로부터 선택될 워드라인과 비선택된 워드라인을 구분하여 상기 선택된 셀에 그 위치에 해당하는 선택 워드라인 레벨을 인가하고 상기 비선택 워드라인에는 패스전압을 구분지어 스위칭 시켜주는 로우 디코더(10)를 가지고 종래의 비휘발성 반도체 메모리 장치를 설명할 것이다. 한편, 접속관계를 보면, 상기 제1선택트랜지스터 ST1와 상기 메모리 셀 M1 사이의 노드 N1과 상기 두 메모리 셀들 M1, M2사이의 노드 N2는 후술될 것의 편의를 위해서 설명한 것이다. 그리고 상기 패스전압 발생회로(20)와 상기 워드라인 전압 발생회로(30)와 상기 어드레스 신호 ΦA는 상기 로우 디코더(10)의 입력단에 접속되고, 상기 로우 디코더(10)의 출력단에는 제1,2선택라인 SL1, SL2과 워드라인들 WL1∼WL16이 접속되고, 비트라인 BL1과 Vread사이에 상기 제1,2선택 트랜지스터들 ST1, ST2과 상기 메모리 셀들 M1∼M6이 직렬로 접속된다.
종래의 낸드형 멀티비트 메모리의 전압 센싱에서는 선택된 메모리 셀의 게이트는 스트링내 메모리 셀들의 위치에 관계없이 동일한 레벨의 워드라인 레벨을 바이어스 해주며, 나머지 비선택된 메모리 셀들의 게이트는 메모리 셀 M16을 거쳐서 공급되는 Vread전압을 패스시키기 위한 소정의 패스전압레벨의 바이어스가 인가된다. 이런 경우 상기 비트라인 BL1에는 선택된 메모리 셀의 게이트 바이어스 레벨-선택된 메모리 셀의 문턱전압의 값만큼 전압이 인가된다. 그러나 센싱(Sensing)이 진행되면서 상기 메모리 셀들의 상기 비트라인 BL1방향 노드로, 상기 제1선택 트랜지스터 ST1의 경우는 상기 비트라인 BL1에, 상기 메모리 트랜지스터 M1는 노드 N1에, 상기 메모리 트랜지스터 M2의 경우는 노드 N2에 소오스 포텐샬(SOURCE Potential)이 증가한다. 상기 소오스들의 전압이 상승함에 따라, 상기 메모리 트랜지스터 M1가 선택되었을때의 소오스 전위와 상기 메모리 트랜지스터 M2가 선택되었을 때의 소오스 전위는 다른 값을 가진다. 이는 상기 비선택된 메모리 셀들의 게이트에 패스전압이 인가되어 턴-온된 상태이지만 스트링(상기 비트라인 BL1과 상기 Vread 전압을 인가하는 단자사이에 채널들이 직렬로 접속된 메모리 트랜지스터들을 말함)이 연결됨에 따라 상기 메모리 트랜지스터들의 턴-온 저항값에 의한 전압 강하 효과에 의한 것이다. 상기 소오스 전위 차이가 상기 선택된 메모리 셀을 가지는 스트링의 위치에 따라 다른값을 가지게 되면 상기 소오스 전압-기판 전압의 값은 그라운드 레벨의 전압과 다른 값을 가지게 되어 상기 선택된 메모리 셀의 문턱전압은 증가하게 된다. 이것은 바디 효과(BODY Effect)에 의한 것이다. 이러한 증가분은 메모리 셀의 위치에 따라 실제의 문턱 전압은 각기 다른값을 가지게 된다. 이는 동일한 준위로 이레이즈(Erease)된 상기 메모리 셀이라 할지라도 상기 스트링내에서 위치하는 메모리 셀의 위치에 따라 각기 다른 비트준위를 유지한다는 것을 의미한다. 따라서, 동일한 데이터에 대해 각기 다른 값의 비트라인 레벨이 유기되어 센싱이 오동작을 유발할 수 있는 문제점을 가진다.
따라서, 본 발명의 목적은 센싱시의 오동작 방지를 위해 워드라인마다 차등하여 바이어스를 가하는 워드라인 전압 발생회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 불휘발성 반도체 메모리 장치내의 로우 디코더를 통하여 워드라인들을 제어하기 위해 패스전압 발생회로와 동일한 데이터에 의해 각기 다른 값의 비트라인 레벨이 유기되어 센싱시 발생하는 오동작을 방지하기 위해 상기 워드라인에 차등화된 전압을 인가하는 다수개의 워드라인 전압 발생회로들을 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들 중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제2도는 본 발명에 따라 메모리 셀의 위치별 차등 워드라인 레벨 바이어스인가 회로를 나타낸 도면이다.
제2도를 참조하면, 상기 비선택된 워드라인에 소정의 패스전압을 인가하기 위한 상기 패스전압 발생회로(20)와, 상기 메모리 셀의 위치에 따라 각기 다른 선택 워드라인 전압을 발생시키는 16개의 제1∼16워드라인 전압 발생회로들 40A∼40P과, 상기 로우 어드레스신호 ΦA로부터 선택될 워드라인과 비선택된 워드라인을 구분하여 상기 선택된 셀에 그 위치에 해당하는 선택 워드라인 레벨을 인가하고 상기 비선택 워드라인에는 패스전압을 구분지어 스위칭 시켜주는 로우 디코더(10)를 가지고 본 발명을 설명할 것이다. 또한 후술될 제3도는 본 발명의 실시예에 따른 제1∼16워드라인 전압 발생회로들에 대한 구체회로도이다.
제3도를 참조하면, 전원전압과 접지전원사이에 저항들 R1, R2과 엔모오스 트랜지스터들 T1, T2이 직렬로 접속되고, 상기 저항들 R1, R2간의 노드 N20과 상기 엔모오스 트랜지스터들 T1, T2간의 노드 N30사이에 피모오스 트랜지스터 T3가 접속되고, 상기 엔모오스 트랜지스터 T2의 게이트는 외부전원 입력단자 VIN와 접속되고, 상기 외부전원 입력단자 VIN와 상기 노드 N20을 입력단자로하여 전압을 인가받아 출력 노드들 N40, N50을 통하여 증폭된 전압을 인가하는 차동 증폭기(50)는 상기 외부전원 입력단자 VIN와 상기 노드 N20와 출력 노드들 N40, N50사이에 접속되고, 전원전압과 접지전원사이에 엔모오스 트랜지스터 T9와 저항들 RV, R3이 직렬로 접속되고, 상기 엔모오스 트랜지스터 T9의 게이트는 상기 노드 N40에 접속되고, 상기 저항들 RV, R3간의 접속노드는 상기 노드 N50에 접속되고, 상기 엔모오스 트랜지스터 T9의 소오스단자와 상기 저항 RV간의 노드 N60는 출력단자 VOUT과 접속됨을 특징으로 하는 워드라인 전압 발생회로들 40A∼40P에 있어서, 상기 출력단자 VOUT는 상기 워드라인들 WL1∼WL16에 인가하기 위한 전압을 발생하는 단자로써 상기 로우 디코더(10)와 접속된다. 한편 상기 차동 증폭기(50)는 피모오스 트랜지스터들 T4, T5과 엔모오스 트랜지스터들 T6∼T8을 가짐을 특징으로 하며, 상세한 설명은 공지된 사항이므로 생략한다.
상기 16개의 선택 워드라인 전압 발생회로들 40A∼40P은 각각 다른 준위의 출력을 가지는 회로로써 상기 워드라인 WL1에 인가되는 레벨이 1볼트(이하 V)인 경우 워드라인 W16에 인가되는 레벨은 1.6V가 되며 상기 워드라인 WL2∼WL15의 레벨은 1V∼1.6V사이의 값을 16개로 균등분배한 각각의 값이 대응되는 상기 워드라인 WL2∼WL15에 증가하면서 인가된다. 예를 들면, 상기 워드라인 WL1에는 1V가 인가되고, 상기 워드라인 WL2에는 1V + 0.6/16V가 인가되고, 상기 워드라인 WL3에는 1V + 2 * (0.6/16)V가 인가되는 방식에 의해 나머지 워드라인 WL4∼WL15에 대응되는 레벨의 값이 인가된다. 상기 대응되는 레벨의 전압값을 인가하기 위해서는 가변할 수 있는 상기 저항 RV값을 조절함으로써 가능하다. 상기 워드라인 전압 발생회로들(40A∼40P)에서 발생된 각각의 워드라인 레벨은 상기 로우 디코더(10)에 의해 상기 선택된 워드라인 레벨이 해당되는 워드라인에 인가된다. 이때 비선택된 워드라인은 상기 Vread전압을 패스시키기 위한 소정의 패스전압이 인가된다. 상기 패스전압은 2.8V인데 이 전압값에만 한정하여 인가되는 것은 아니다. 상기 패스전압을 발생시키는 패스전압 발생회로(20)는 공지의 차아지 펌프회로로 그 상세한 설명은 생략한다. 한편 상기 제2선택트랜지스터 ST2를 통하여 인가된 소정의 리드전압인 Vread전압은 비선택된 셀의 턴-온 저항에 의한 전압 강하와 선택된 셀에 의한 전압강하[Vgs(게이트-소오스간의 전압)-Vt]를 거쳐 비트라인 준의를 유기한다. 이때 각각의 메모리 셀의 소오스단은 상기 비트라인에 가까이 위치한 노드가 된다. 따라서 선택된 메모리 셀에 가해지는 워드라인 레벨이 상기 메모리 셀의 위치에 관계없이 일정하게 가해진다면 상대적으로 메모리 셀의 소오스 포텐샬이 높게 유기되는 메모리 트랜지스터의 바디 효과에 의한 Vt 상승효과를 많이 받게되어 비트라인 유기전압이 낮아진다. 그러나 본 발명에 의한 워드라인 준위 인가 방식을 적용하면 비트라인쪽에 가까이 위치한 메모리 셀에 더욱 높은 선택 워드라인 전압이 인가되므로 바디 효과에 의해 높아진 Vt효과를 보상시켜 메모리 셀의 위치에 관계없이 동일한 비트라인 레벨이 유기된다.
전술한 바와 같이 본 발명은 데이터 센싱시 발생할 수 있는 오동작을 방지할 수 있는 이점을 갖는다.

Claims (3)

  1. 다수의 메모리 블록들을 가지며, 상기 각 메모리 블록은 행들과 열들의 매트릭스 형식으로 배열된 다수의 셀 유닛을 가지며, 상기 다수의 셀 유닛은 미리 예정된 수의 직렬 접속된 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터들의 게이트들에 접속된 로우 디코더를 가지는 불휘발성 반도체 메모리 장치에 있어서; 상기 로우 디코더를 제어하기 위한 패스전압 발생회로와, 상기 로우 디코더를 통해 상기 메모리 트랜지스터들을 제어하기 위해 상기 메모리 트랜지스터들의 개수만큼의 워드라인 전압 발생회로들을 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 워드라인 전압 발생회로들은 차등화된 전압을 상기 로우 디코더에 인가함을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 워드라인 전압 발생회로들은 동일한 전압을 상기 로우 디코더에 인가함을 특징으로 하는 불휘발성 반도체 메모리 장치.
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