[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR0156099B1 - 다이나믹 램 셀 및 그의 제조방법 - Google Patents

다이나믹 램 셀 및 그의 제조방법

Info

Publication number
KR0156099B1
KR0156099B1 KR1019890005668A KR890005668A KR0156099B1 KR 0156099 B1 KR0156099 B1 KR 0156099B1 KR 1019890005668 A KR1019890005668 A KR 1019890005668A KR 890005668 A KR890005668 A KR 890005668A KR 0156099 B1 KR0156099 B1 KR 0156099B1
Authority
KR
South Korea
Prior art keywords
film
type impurity
impurity region
conductor layer
contact hole
Prior art date
Application number
KR1019890005668A
Other languages
English (en)
Other versions
KR900017089A (ko
Inventor
정재승
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019890005668A priority Critical patent/KR0156099B1/ko
Publication of KR900017089A publication Critical patent/KR900017089A/ko
Application granted granted Critical
Publication of KR0156099B1 publication Critical patent/KR0156099B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

다이나믹 램 셀 및 그의 제조방법
제1도는 종래의 다이나믹 램 셀의 단면구조도.
제2도는 본 발명의 다이나믹 램 셀의 단면구조.
제3도 (a)-(h)는 제2도에 도시된 본 발명의 다이나믹 램 셀의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
23 : 게이트 산화막 24: 게이트 전극
25, 31 : 사이드웰 26 : N+형 불순물영역
27, 30, 36 : 절연막 37 : BPSG막
28, 32,39 : 콘택홀 29 : 전도체층
33 : 스토리지노드용 폴리실리콘막 34 : 유전체막
35 : 플레이트 노드용 폴리실리콘막 38 : 포토레지스트막
40 : 비트라인요 금속
본 발명은 다이나믹 램 셀(Dynamic RAM cell)에 관한 것으로서, 4메가 비트(Mega bit) 이상이 초고집적 다이나믹 램에 요구되는 커다란 커패시턴스와 양호한 메탈 스텝 커버리지(Metal step coverage)를 얻는데 적당한 다이나믹 램 셀 및 그의 제조방법에 관한 것이다.
제1도는 종래의 다이나믹 램 셀의 단면구조를 도시한 것이다.
제1도를 참조하면, 필드영역에 해당하는 반도체 기판(1)상에 필드산화막(2)이 형성되고, 액티브 영역에 해당하는 반도체 기판(1) 및 필드산화막(2) 상에 게이트 산화막(3)과 게이트 전극(4)이 형성되며, 게이트 전극(4)의 양측 면에는 사이드웰(side wail)(6)이 형성되고, 게이트 전극(4)의 양측 반도체 기판(1)내에는 소오스/드레인용 N+형 불순물영역(5)이 형성되어 종래의 다이나믹 램 셀의 트랜지스터를 형성한다.
N+형 불순물영역(5)을 제외한 기판전면에 유전체층으로 된 절연막(7)이 형성되고, 이웃하는 게이트 전극(4) 사이의 N+형 불순물영역(5)과 콘택홀(14)을 통해 접촉되도록 이웃하는 게이트 전극(4) 사이의 절연막(7)상에 스토리지노드용 폴리실리몬칵(8)이 형성되며, 노출된 스토리지노드용 플리실리콘막(8)상에 유전체막(9)이 형성되고, 그 위에 플레이트 노드용 폴리실리콘막(10)이 형성되어 종래의 다이나믹 램 셀의 캐패시터가 형성된다.
플레이트 노드용 폴리실리콘막(10)상에 유전체층으로 저온산화막(LTO, Low Temperature Oxide)(11)이 형성되고, N+형 불순물영역(5)을 제외한 기판 전면에 유전체층을 BPSG(Boron-Phosphorous Silica Glass)막(12)이 형성되며, 콘택홀(15)을 통해 N+형 불순물영역(5)과 접촉되도록 BPSG막(12)상에 비트라인용 메탈(13)이 형성된다.
이로써, 종래의 다이나믹 램 셀이 얻어진다.
종래의 다이나믹 램 셀은 충분한 정전용량(Capacitance)을 확보하기 위하여 적층 캐패시터 셀 구조(Stacked Capacitor Cell Structure)를 채택하였는데, 이러한 다이나믹 램 셀은 정해진 작은 셀 면적 내에서 충분히 커다란 정전용량을 얻는데는 한계성이 발생되고, 또한 큰 단차에 의해서 비트라인용 메탈의 스텝 커버리지 값도 현저하게 작아지는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 충분한 커다란 정전용량을 얻으며, 양호한 메탈 스탭커버리지를 얻을 수 있는 다이나믹 램 셀 및 그의 제조방법을 제공하는데 그 목적 있다.
이하 본 발명의 실시예를 첨부도면에 의거하여 상세히 설명한다.
제2도는 본 발명의 실시예에 따른 다이나믹 램 셀의 단면구조를 도시한 것이다.
제2도를 참조하면, 필드영역에 해당하는 반도체 기판(21)상에 필드산화막(22)이 형성되고, 필드산화막(22)과 액티브영역에 해당하는 반도체 기판(21)상에 게이트 산화막(23), 게이트 전극(24) 및 사이드웰(25)이 형성되며, 상기 N+형 불순물영역(26)을 제외한 기판전면에 절연막(27)이 형성되어 본 발명의 다이나믹 램 셀의 트랜지스터를 형성한다.
콘택홀(28)을 통해 N+형 불순물영역(26)과 접촉되도록 이웃하는 게이트 전극(24)상의 절연막(27) 사이에 전도체층(29)이 형성되고, 전도체층(29)의 양단부에 절연막(30)이 형성되고, 그의 측면에 사이드웰(31)이 형성되며, 콘택홀(32)이 통해 N+형 불순물영역(26)과 접촉되도록 이웃하는 게이트 전극(24)상의 절연막(27(30) 사이에 걸쳐 스토리지노드용 폴리실리콘막(33)이 형성되고, 스토리지노드용 폴리실리콘막(33)상에 유전체막(34)이 형성되며, 전도체층(29)의 상부를 제외한 기판전면에 플레이트 노드용 실리콘막(35), 절연막(36) 및 BPSG막(37)이 순차 형성되어 본 발명의 다이나믹 램 셀의 캐패시터가 형성된다.
콘택홀(39)을 통해 전도체층(29)과 접촉되도록 비트라인용 금속(40)이 BPSG막(37)상에 형성되고 이로써 제2도에 도시된 바와 같은 본 발명의 다이나믹 램 셀이 얻어진다.
제3도 (a)-(h)는 제2도에 도시된 본 발명의 다이나믹 램 셀의 제조공정도이다.
제3도 (a)를 참조하면, 필드영역에 해당하는 P형 반도체 기판(21)상에 필드산화고정을 수행하여 필드산화막(22)을 형성하고, 필드산화막(22)과 액티브영역에 해당하는 반도체 기판(21)상에 게이트 산화막(23), 게이트 전극(24) 및 게이트 전극(24)의 측면에 사이드웰(25)을 형성하여, 게이트 전극(24)을 마스크로 하여 n형 불순물을 이온주입하여 소오스/드레인용 N+형 불순물영역(26)을 형성한다.
이로써 본 발명의 다이나믹 램 셀의 트랜지스터가 형성된다.
제3도 (b)를 참조하면, 기판전면에 유전체층으로 된 절연막(27)을 전면도포하고, 식각하여 콘택홀(28)을 형성하고 N+형 불순물영역(26)을 노출시킨다.
이어서, 기판전면에 플리사이드로 된 전도체층(29)과 유전체층으로 된 절연막(30)을 도포한다.
제3도(c)를 참조하면, 전도체층(29)과 절연막(30)을 식각하여 콘택홀(28)을 통해서 전도체층(29)이 N+형 불순물영역(26)과 접촉하도록 이웃하는 게이트 전극(24) 사이의 절연막(27) 상에만 남겨둔다.
그리고, 전도체층(29)의 양측에 사이드웰(31)을 형성한다.
제3도(d)를 참조하면, 콘택홀(28)이 형성된 N+형 불순물영역(26)의 양쪽에 형성된 N+형 불순물영역(26)상의 절연막(27)을 제거하여 콘택홀(32)을 형성하고, N+형 불순물영역(26)을 노출시킨다.
이어서, 기판전면에 스토리지노드용 폴리실리콘막(33)을 기판전면에 증착한다.
제3도(e)를 참조하면, 스토리지노드용 폴리실리콘막(33)을 식각하여 콘택홀(32)을 통해 N+형 불순물영역(26)과 접촉되도록 이웃하는 게이트 전극(24)상의 절연층(27(30) 사이에 걸쳐 남겨둔다.
노출된 스토리지노드용 폴리실리콘막(33)상에 유전체막(34)을 형성하고, 기판전면에 플레이트 노드용 폴리실리콘막(35)과 유전체층으로 된 절연막(36)을 증착한다.
제3도(f)를 참조하면, 플레이트 노드용 폴리실리콘막(35)과 절연막(36)을 식각하여 상기 전도체층(29)상의 절연막(30)을 노출시킨다.
이로써 본 발명의 다이나믹 램 셀의 개패시터가 형성된다.
제3도(g)를 참조하면, 기판전면에 걸쳐 유전체층으로 BPSG막(37)을 전면도포하고, 그 위에 프토레지스트막(38)을 도포한다.
포토레지스트막(38)을 사진식각하여 전도체층(29)상의 BPSG막(37)을 노출시킨다.
제3도(h)를 참조하면, 상기 포토레지스트막(38)을 마스크로 전도체층(29)상의 노출된 BPSG막(37)과 절연막(36)을 식각하여 콘택홀(39)을 형성한다.
포토레지스트막(38)을 제거한 후 콘택홀(39)을 통해 전도층(29)과 접촉되도록 비트라인용 금속(40)을 BPSG막(37)상에 형성한다.
비트라인용 금속(40)은 전도체층(29)을 통해 N+형 불순물영역(26)과 전기적으로 접촉한다.
이로써, 최종적인 본 발명의 다이나믹 램 셀이 얻어진다.
상기한 바와 같은 본 발명에 의하면, 비트라인용 금속과 N+형 불순물영역 사이에 폴리사이드로 된 전도체층을 형성하여 줌으로서 캐패시터의 유전체막의 면적을 증가시켜 주고, 비트라인용 금속이 N+형 불순물영역과 직접 접촉될 때보다 접촉면적을 증가시켜 준다.
따라서 본 발명의 다이나믹 램 셀의 캐패시터의 정전용량을 증대시키고 전도체층에 이한 금속의 접촉면적 증가로 인하여 접촉저항을 감소시키며, 스탭커버리지를 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 필드 영역에 해당하는 p형 반도체 기판(21)상에 필드 산화 막을 형성하는 공정과, 필드 산화막(22)과 액티브 영역에 해당하는 반도체 기판(21)상에 게이트 산화막(23), 게이트 전극(24) 및 사이드웰(25)을 형성하는 공정과, 게이트 전극(24)을 마스크로 하여 n형 불순물을 이온 주입하여 N+형 불순물 영역(26)을 형성하는 공정과, 절연막(27)을 기판전면에 증착하고, 식각하여 N+형 불순물 영역(26)이 노출되도록 콘택홀(28)을 형성하는 공정과, 전면에 전도체층(29)과 절연막(30)을 형성하고 이를 선택적으로 식각하여 콘택홀(28)을 통해 노출된 N+형 불순물영역(26)과 접촉되고 상기 N+형 불순물영역(26)양쪽의 게이트에 오버램되도록 패터닝하는 공정과 전도체층(29)의 양측에 사이드월(31)을 형성하는 공정과, 전도체층(29) 양측의 N+형 불순물영역(26)상이 절연막(27)을 제거하여 콘택홀(32)을 형성하고, N+형 불순물 영역(26)을 노출시키는 공정과, 기판 전면에 스토리지 노드용 폴리실리콘막(33)을 증착하고, 식각하여 콘택홀(32)을 통해 N+형 불순물영역(26)과 접촉되고 상기 전도체층(29)에 일정 부분이 오버랩되도록 패터닝하는 공정과, 노출된 스토리지노드용 폴리실리콘막(33)상에 유전체막(34)을 형성하는 공정과, 기판전면에 플레이트 노드용 폴리실리콘막(35)과, 절연막(26)을 증착하고, 식각하여 전도체층(29)상의 절연막(30)을 노출시키는 공정과, 기판전면에 BPSG막(37)을 도포하고, BPSG막(37)과 절연막(30)을 식각하여 콘택홀(39)을 형성하고 전도체층(29)을 노출시키는 공정과, 노출된 전도체층(29)과 콘택홀(39)을 통해 접촉되도록 비트라인용 금속(40)을 BPSG막(37)상에 형성하는 공정을 포함하는 것을 특징으로 하는 다이나믹 램 셀이 제조 방법.
  2. 필드 영역에 해당하는 p형 반도체 기판(21)상에 형성된 필드산화막(22)과, 필드산화막(22)과 액티브영역에 해당하는 반도체 기판(21)상에 형성된 게이트 산화막(23), 게이트 전극(24) 및 게이트 측벽(25)과, 게이트 전극(24)이 양측 반도체 기판(21)내에 형성된 N+형 불순물 영역(26)과, N+형 불순물영역(26)을 제외한 기판 전면에 형성된 절연막(27)과, 콘택홀(28)을 통해 N+형 불순물영역(26)과 접촉되고 이웃하는 게이트 전극(24)상에 그에 일부가 오버랩되어 형성되는 전도체층(29)과, 전도체층(29)의 양단부상에 형성된 절연막(30)과, 전도체층(29)의 측면에 형성된 사이드월(31)과, 콘택홀(32)을 통해 N+형 불순물영역(26)과 접촉되고 상기 전도체층(29)과 두께를 달리하여 그에 일정 부분 오버랩되도록 이웃하는 게이트 전극(24)상에 형성되는 스토리지노드용 폴리실리콘막(33)과, 스토리지노드용 폴리실리콘막(33)상에 형성된 유전체막(34)과, 전도체층(29)의 상부를 제외한 기판 전면에 형성된 플레이트 노드용 폴리실리콘막(35), 절연막(36) 및 BPSG막(37)과, 콘택홀(39)을 통해 전도체층(29)과 접촉되도록 BPSG막(37)상에 형성된 비트라인 금속(40)을 포함하는 것을 특징으로 하는 다이나믹 램 셀.
KR1019890005668A 1989-04-28 1989-04-28 다이나믹 램 셀 및 그의 제조방법 KR0156099B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019890005668A KR0156099B1 (ko) 1989-04-28 1989-04-28 다이나믹 램 셀 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890005668A KR0156099B1 (ko) 1989-04-28 1989-04-28 다이나믹 램 셀 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR900017089A KR900017089A (ko) 1990-11-15
KR0156099B1 true KR0156099B1 (ko) 1998-10-15

Family

ID=19285706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890005668A KR0156099B1 (ko) 1989-04-28 1989-04-28 다이나믹 램 셀 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR0156099B1 (ko)

Also Published As

Publication number Publication date
KR900017089A (ko) 1990-11-15

Similar Documents

Publication Publication Date Title
KR900000207B1 (ko) 반도체 기억장치와 그 제조방법
KR930002292B1 (ko) 반도체 장치 및 그 제조방법
KR0135067B1 (ko) 반도체 장치의 메모리셀 제조방법 및 구조
KR970000977B1 (ko) 반도체 소자의 캐패시터 제조방법
JPS6156445A (ja) 半導体装置
KR0156099B1 (ko) 다이나믹 램 셀 및 그의 제조방법
US5773310A (en) Method for fabricating a MOS transistor
JPH0319362A (ja) 半導体メモリ及びその製造方法
KR100623321B1 (ko) 접촉저항 측정 패턴을 갖는 반도체 메모리장치의제조방법
KR100195837B1 (ko) 반도체 소자의 미세콘택 형성방법
KR0156107B1 (ko) 메모리 셀 커패시터 제조방법
KR970010681B1 (ko) 2중 실린더 형태의 구조를 갖는 전하보존전극 제조방법
KR100541697B1 (ko) 디램의 셀 트랜지스터 제조방법
KR100244403B1 (ko) 에스램 및 그 제조방법
KR100218735B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100321146B1 (ko) 에스램 디바이스 및 그 제조방법
KR0172812B1 (ko) 기억소자의 구조
KR100215862B1 (ko) 반도체 소자의 캐패시터 구조 및 제조방법
KR0126114B1 (ko) 반도체 메모리 장치 제조방법
KR100223895B1 (ko) Dram 셀 및 그 제조 방법
KR940011806B1 (ko) Dram셀 및 그 제조방법
KR0144175B1 (ko) 반도체 메모리장치 제조방법
KR100454631B1 (ko) 반도체소자의저장전극제조방법
KR100232205B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR0156097B1 (ko) 디램셀의 제조방법 및 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070622

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee