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KR0154776B1 - 역률 보상 회로 - Google Patents

역률 보상 회로 Download PDF

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KR0154776B1
KR0154776B1 KR1019950061866A KR19950061866A KR0154776B1 KR 0154776 B1 KR0154776 B1 KR 0154776B1 KR 1019950061866 A KR1019950061866 A KR 1019950061866A KR 19950061866 A KR19950061866 A KR 19950061866A KR 0154776 B1 KR0154776 B1 KR 0154776B1
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성환호
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김광호
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Abstract

본 발명은 역률 보상 회로에 관한 것으로, 입력 전류를 제어함으로써 역률을 개선하기 위한 부스트 컨버터와, 인덕터 전류가 0이 되는 시점을 감지하여 신호를 출력하기 위한 영전류 검출 수단과, 부스트 컨버터의 출력 전압에 비례하는 제어 전원을 공급하기 위한 제어 전원 공급 수단과, 상기 제어 전원 공급 수단의 출력 전압을 입력받아, 입력되는 전압을 기준 전압과 비교하여 센스-전계 효과 트랜지스터의 턴-온 시간을 제어하기 위한 제어 전압을 발생하는 제어 전압 발생 수단과, 상기 센스-전계 효과를 트랜지스터의 턴-온 시간을 항상 일정하게 유지할 수 있도록 하기 위한 제어 신호를 발생하는 턴-온 제어 수단과, 상기 센스-전계 효과 트랜지스터의 미러(Mirror) 단자 전류를 검출하여, 미러 단자 전류가 일정 전류 이상이 되면 신호를 출력함으로써, 과전류로부터 보호할 수 있도록 하기 위한 과전류 검출 수단과, 상기 영전류 검출 수단의 출력 신호를 세트 입력으로 받고, 상기 과전류 검출 수단 또는 턴-온 제어 수단의 출력 신호를 리세트 입력으로 받아, 상기 센스-전계 효과 트랜지스터의 게이트 구동 신호를 발생하기 위한 출력 전류 제어수단으로 구성되었으며, 역률 보상을 위한 부스트 컨버터를 연속 전류와 불연속 전류의 경계에서 제어하는 회로와 전류 감지가 용이한 센스-전계 효과 트랜지스터를 하나의 패키지에 실장하고, 최대한 외부 핀수를 줄이도록 한 역률 보상 회로에 관한 것이다.

Description

역률 보상 회로
제1도는 종래 역률 보상 회로(Power Factor Correction Circuit)의 일실시예를 나타낸 응용 회로도(UC3852)이고,
제2도는 종래 역률 보상 회로의 다른 실시예를 나타낸 응용 회로도(KA7524)이고,
제3도는 본 발명의 실시예에 따른 5-핀(Pin) 역률 보상 회로의 상세 회로도이고,
제4도는 본 발명의 실시예에 따른 5-핀 역률 보상 회로에서 인덕터 전압의 파형도이고,
제5도는 본 발명의 실시예에 따른 5-핀 역률 보상 회로에서 램프 발생기의 출력 신호 파형도이다.
본 발명은 역률 보상 회로에 관한 것으로서, 더 상세히 말하자면 역률 보상을 위해 부스트 컨버터(Boost Converter)의 제어 회로와 전류 감지가 용이한 센스-전계 효과 트랜지스터(Sense-FET)를 하나의 패키지(Package)에 실장하고, 최대한 외부 핀수를 줄이도록 설계된 역률 보상 회로에 관한 것이다.
현재 대부분의 전기, 전자 기기들, 예를 들어 SMPS(Switching Mode Power Supply), 전자식 안정기, UPS(Uninterrupt Power Supply) 등은 교류 전원을 정류기를 이용하여 직류 전원으로 변환한 후, 그 직류 전원을 가지고 필요로 하는 다른 형태의 전원을 만들고 있다. 이러한 경우, 평활 커패시터의 리플 전압을 적정 수준 이하로 유지하기 위해서는 평활 커패시터가 충분히 커야 하며, 이 때의 교류 입력 전류는 필스 형태로 흐르게 되고, 그 때의 교류 입력 전류의 역률은 60~70%가 되어, 전송 선로의 손실이 증가하고 같은 설비 용량의 발전소에서 이용할 수 있는 유효 전력이 감소하는 문제점이 있다. 정류기의 입력 역률을 크게 하면서 정류기 출력 전압의 리플 전압을 작게 하기 위해서는 일반적으로 두가지 방법을 이용하고 있다.
첫 번째는, 정류기와 평활 커패시터 사이에 쵸크 인덕터를 삽입하는 방법이고, 두 번째는, 부스트 컨버터를 이용하여 입력 전류를 제어하여 역률을 개선하는 방법이다. 부스트 컨버터를 이용하여 역률을 개선하는 방법에는, 연속 전류 제어, 불연속 전류 제어, 연속과 불연속의 경계에서 제어하는 세가지 방법이 있는데, 비교적 작은 용량의 전원 장치에서는 세 번째 방법이 역률, 효율 및 원가 측면에서 비교적 유리한 것으로 인정되고 있다. 세 번째 방법을 실현하기 위한 제어용 집적 회로는 여러 회사에서 생산되고 있는데, 제1도와 제2도에 그 일부 응용 회로가 도시되어 있다.
제1도는 종래 역률 보상 회로의 일실시예를 나타낸 것으로서, 모델(UC3852)의 상세 회로도이고, 제2도는 종래 역률 보상 회로의 다른 실시예를 나타낸 것으로서, 모델(KA7524)의 상세 회로도이다.
그러나, 제1도와 제2도에 도시된 종래의 응용 회로들은, 집적 회로와 모스-트랜지스터가 각각의 패키지에 탑재되어 있고 많은 주변 부품들을 필요로 하기 때문에, 전체 시스템이 커지고 생산 원가가 상승하게 되는 문제점이 있다. 따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 역률 보상을 위한 부스트 컨버터(Boost Converter)를 연속 전류와 불연속 전류의 경계에서 제어하는 회로와 전류 감지가 용이한 센스-전계 효과 트랜지스터를 하나의 패키지에 실장하고, 최대한 외부 핀수를 줄이도록 설계된 역률 보상 회로를 제공하는 데에 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은, 커패시터, 인덕터, 센스-전계 효과 트랜지스터, 다이오드를 포함하여 구성되어 있으며, 정류 수단으로부터 직류 전원을 입력받아 입력 전류를 제어함으로써, 역률을 개선하기 위한 부스트 컨버터와; 상기 인덕터 전류가 0이 되는 시점을 감지하여 신호를 출력하기 위한 영전류(Zero Current) 검출 수단과; 상기 센스-전계 효과 트랜지스터의 턴-오프시, 부스트 컨버터의 출력 전압에 비례하는 인덕터 권선 전압을 정류하여 출력 전압에 비례하는 제어 전원을 공급하기 위한 제어 전원 공급 수단과; 상기 제어 전원 공급 수단의 출력 전압을 입력받아, 입력되는 전압을 기준 전압과 비교하여 상기 센스-전계 효과 트랜지스터의 턴-온 시간을 제어하기 위한 제어 전압을 발생하는 제어 전압 발생 수단과; 스타트 제어 신호와 스탑 제어 신호에 의해서 일정 상승 시간을 갖는 톱니파를 발생하고, 발생된 톱니파를 상기 제어 전압 발생 수단의 출력 신호와 비교함으로써, 상기 센스-전계 효과 트랜지스터의 턴-온 시간을 항상 일정하게 유지할 수 있도록 하기 위한 제어 신호를 발생하는 턴-온 제어 수단과; 상기 센스-전계 효과 트랜지스터의 미러(Mirror) 단자 전류를 검출하여, 미러 단자 전류가 일정 전류 이상이 되면 신호를 출력하므로써, 과전류로부터 보호할 수 있도록 하기 위한 과전류 검출 수단과; 상기 영전류 검출 수단의 출력 신호를 세트 입력으로 받고, 상기 과전류 검출 수단 또는 턴-온 제어 수단의 출력 신호를 리세트 입력으로 받아, 상기 센스-전계 효과 트랜지스터의 게이트 구동 신호를 발생하기 위한 출력 전류 제어 수단을 포함하여 이루어져 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제3도는 본 발명의 실시예에 따른 5-핀 역률 보상 회로의 상세회로도이다.
제3도는 도시되어 있듯이, 본 발명의 실시예에 따른 5-핀 역률 보상회로의 구성은, 커패시터(Cf), 인덕터(Lf), 센스-전계 효과 트랜지스터(110), 다이오드(D2)를 포함하여 구성되어 있으며, 브리지 정류기(10)로부터 직류 전원을 입력받아 입력 전류를 제어함으로써, 역률을 개선하기 위한 부스트 컨버터(100)와; 상기 인덕터(Lf) 전류가, 상기 다이오드(D2)를 통해 부하로 흐름으로 인해 0이 되는 시점을 감지하여 신호를 출력하기 위한 영전류 검출 회로(200)와; 상기 센스-전계 효과 트랜지스터(110)의 턴-오프시, 부스트 컨버터(100)의 출력 전압(Vo)에 비례하는 인덕터 권선(WFB)전압을 정류하여 출력 전압(Vo)에 비례하는 제어 전원(Vcc)을 공급하기 위한 반파 정류기(300)와; 상기 반파 정류기(300)의 출력 전압(Vcc)을 입력받아, 입력되는 전압을 기준 전압(Vref1)과 비교하여 상기 센스-전계 효과 트랜지스터(110)의 턴-온 시간을 제어하기 위한 제어 전압(Vcon)을 발생하는 제어 전압 발생 회로(400)와; 스타트 단자(START)의 제어 신호와 스탑 단자(STOP)의 제어 신호에 의해서 일정 상승 시간을 갖는 톱니파를 발생하고, 발생된 톱니파를 상기 제어 전압 발생 회로(400)의 제어 전압(Vcon)과 비교함으로써, 상기 센스-전계 효과 트랜지스터(110)의 턴-온 시간을 항상 일정하게 유지할 수 있도록 하기 위한 제어 신호를 발생하는 턴-온 제어 회로(500)와; 상기 센스-전계 효과 트랜지스터(110)의 미러 단자(M) 전류(Isense)를 검출하여, 미러 단자(M) 전류(Isense)가 일정 전류 이상이 되면 신호를 출력함으로써, 과전류로부터 보호할 수 있도록 하기 위한 과전류 검출 회로(600)와; 상기 턴-온 제어 회로(500)와 과전류 검출 회로(600)의 출력 신호를 논리합하여 출력하는 OR 게이트(700)와; 상기 영전류 검출 회로(200)의 출력 신호를 세트(S) 입력으로 받고, 상기 OR 게이트(700)의 출력 신호를 리세트(R) 입력으로 받아, 상기 센스-전계 효과 트랜지스터(110)의 게이트 구동 신호를 발생하기 위한 출력 전류 제어 회로(800)와; 상기 반파 정류기(300)로부터 출력되는 전원 전압이 일정 전압 이하이면, 전체 회로의 소비 전류를 최소화하고, 전원 전압이 일정 전압 이상이 되어야만 전체 회로를 동작시키는 저전압 보호 회로(UVLO; 900)를 포함하여 이루어져 있다.
상기 영전류 검출 회로(200)의 구성은, 상기 인덕터(Lf) 전류가 0이 되는 시점을 감지하기 위한 저항(RZCD)과; 상기 저항(RZCD)을 통해 흐르는 전류가 0일 때 신호를 발생시키는 인버터(ZCD)로 이루어져 있다.
상기 제어 전압 발생 회로(400)의 구성은, 상기 반파 정류기(300)의 출력 전압(Vcc)을 분압하기 위한 분압 저항(R1, R2)과; 상기 분압 저항(R1, R2)의 접속점에 인가되는 전압을 반전(-) 입력으로 받고, 기준 전압(Vref1)을 비반전(+) 입력으로 받아, 입력된 두 신호를 비교하여 상기 센스-전계 효과 트랜지스터(11)의 턴-온 시간을 제어하기 위한 제어 전압(Vcon)을 발생하는 오차 증폭기(410)와; 상기 오차 증폭기(410)은 출력 신호를 필터링하기 위해 저항(Rcon)과 커패시터(Ccon)로 구성되 저역 통과 필터(420)로 이루어져 있다.
상기 턴-온 제어 회로(500)의 구성은, 스타트 제어 신호와 스탑 제어 신호에 의해서 일정 상승 시간을 갖는 톱니파를 발생하는 램프 발생기(510)와; 상기 램프 발생기(510)를 통해 발생된 톱니파(VRAMP)를 비반전(+) 입력으로 받고, 상기 제어 전압 발생 회로(400)의 출력 전압(Vcon)을 반전(-) 입력으로 받아, 입력된 두 신호를 비교함으로써 상기 센스-전계 효과 트랜지스터(110)의 턴-온 시간을 항상 일정하게 유지할 수 있도록 하기 위한 제어 신호를 발생함과 동시에 동 신호를 상기 램프 발생기(510)의 스탑 단자(STOP) 제어 신호로서 공급하는 비교기(520)로 이루어져 있다.
상기 과전류 검출 회로(600)의 구성은, 상기 센스-전계 효과 트랜지스터(110)의 미러 단자 전류(Isense)를 검출하기 위한 저항(RS)과; 상기 저항(RS)양단에 인가되는 전압을 비반전(+) 입력으로 받고, 기준 전압(Verf2)을 반전(-) 입력으로 받아, 입력된 두 신호를 비교하여 상기 미러 단자 전류(Isense)가 일정 전류 이상이 되면 신호를 출력하는 비교기(610)와; 상기 센스-전계 효과 트랜지스터(110)의 턴-온시 드레인 전류 파형의 리딩 에지(Leading Edge) 부분에서 발생하는 펄스성 잡음 신호를 제거하기 위한 리딩 에지 블랭킹 회로(620)로 이루어져 있다.
상기 출력 전류 제어 회로(800)의 구성은, 상기 영전류 검출 회로(200)의 출력 신호를 세트(S) 입력으로 받고, 상기 OR 게이트(700)의 출력 신호를 리세트(R) 입력으로 받아, 상기 램프 발생기(510)의 스타트 단자 (START)로 제어 신호를 공급하는 RS 플립플롭(810)과; 상기 RS 플립플롭(810)의 출력 신호를 입력받아, 상기 센스-전계 효과 트랜지스터(110)의 게이트 단자를 구동하기 위한 게이트 구동 회로(820)로 이루어져 있다.
상기와 같이 이루어져 있는 본 발명의 실시예에 따른 5-핀 역률 보상 회로의 동작은 다음과 같다.
먼저, 상기 부스트 컨버터(100)에서 이용되는 센스-전계 효과 트랜지스터(110)는, 드레인 전류(IDRAIN)에 비례하는 작은 출력 전류(Isense)를 미러 단자(M)를 통해 발생하는 트랜지스터로서, 전력 용량이 작은 저항으로 큰 드레인 전류의 감지를 가능하게 해준다. 상기 센스-전계 효과 트랜지스터(110)는 게이트 구동 회로(820)를 통해 구동되는데, 상기 게이트 구동 회로(820)의 입력이 '하이'이면 상기 센스-전계 효과 트랜지스터(110)는 온(On)되고, '로우'이면 상기 센스-전계 효과 트랜지스터(110)는 오프(Off)된다.
또, 상기 게이트 구동 회로(820)는 RS 플립플롭(810)의 출력 단자(Q) 신호를 입력받는데, 상기 RS 플립플롭(810)은 영전류 검출 회로(200)의 출력 신호가 '하이'이면 '하이'를 출력하고, OR 게이트(700)의 출력 신호가 '하이'이면 '로우'를 출력한다.
상기 센스-전계 효과 트랜지스터(110) 의 미러 단자(M)로부터 흐르는 전류는, 저항(Rs)을 통해 전압으로 변화되어 비교기(610)의 비반전(+) 단자로 입력되고, 반전(-) 단자로 입력된 기준 전압(Vref2)보다 커지면 비교기(610)는 '하이' 신호를 출력한다. 그리고, 상기 비교기(610)의 출력 신호는 상기 센스-전계 효과 트랜지스터(110)의 턴-온 초기에 발생되는 펄스성 잡음을 제거하기 위한 리딩 에지 블랭킹 회로(620)를 거쳐 상기 OR 게이트(700)의 한쪽 입력으로 인가된다. 상기한 과정을 통해서, 상기 센스-전계 효과 트랜지스터(11)의 드레인 전류가 일정 전류 이상이 되면 센스-전계 효과 트랜지스터(11)를 턴-오프하도록 하는 과전류 검출 동작이 이루어진다.
턴-온 제어 회로(500)에 있는 램프 발생기(510)는, 스타트 단자(START)로 '하이' 신호가 인가되면 제5도에 도시되어 있는 바와 같이 전압(VLOW)에서 직선적으로 증가하는 램프 전압(VRAMP)을 출력하고, 상기 출력 전압이 제어 전압(Vcon)보다 커지게 되면, 상기 램프 발생기(510)의 스탑 단자(STOP)와 상기 OR 게이트(700)의 한쪽 입력 단자로 연결된 비교기(520) 의 출력 전압이 '하이'가 되므로, 상기 램프 발생기(510)의 출력 전압(VRAMP)은 상기 전압(VLOW)이 되어 다음 스타트 단자(START)에 '하이' 신호가 인가될 때까지 전압(VLOW)을 유지하게 된다.
상기 제어 전압(Vcon)의 리플(Ripple) 성분이 거의 0이라고 가정하면, 제3도에 도시된 각 블록들의 동작으로 상기 센스-전계 효과 트랜지스터(110)의 턴-온 시간은 항상 일정하게 된다. 왜냐하면, 상기 RS 플립플롭(810)의 출력 신호가 '하이'가 되고, 상기 램프 발상기(510)의 출력 전압(VRAMP)이 직선적으로 증가하여 상기 제어 전압(Vcon)까지 도달하는 시간이 일정하기 때문이다.
본 발명의 실시예에 따른 5-핀 역률 보상 회로 동작 원리의 핵심은, 상기 부스트 컨버터(100)에 있는 인덕터(Lf)에 함께 감은 권선(WFB) 전압이 출력 전압(Vo)에 비례하므로, 상기 권선 전압을 정류한 제어 전원(Vcc)도 상기 출력 전압(Vo)에 비례하기 때문에, 상기 제어 전원(Vcc)을 일정하게 정전압화하면 출력 전압(Vo)을 일정하게 유지할 수 있다는 것이다. 상기한 원리를 이용하여, 출력 전압(Vo)의 감지와 제어 전원(Vcc) 공급을 하나의 핀(Pin)으로 해결함으로써 외부 소자수를 최소화할 수 있다.
상기 부스트 컨버터(100)에서, 센스-전계 효과 트랜지스터(110)가 턴-온되면, 다음과 같은 식이 성립된다.
그러나, 상기 센스-전계 효과 트랜지스터(110)가 턴-오프되면 상기 인덕터(Lf)의 전류가 다이오드(D2)를 통해 프리휠링(Freewheeling)하므로, 다음과 같은 식이 성립된다.
상기 입력 전압(Vi)이 0일 때, 상기 인덕터 전압(VLf)과 출력 전압(Vo)은 같아지므로, 상기 인덕터 전압(VLf)을 다이오드(D1)로 반파 정류하고 커패시터(Cvcc)로 평활하면, 상기 전압(Vcc)은 출력 전압(Vo)에 비례하게 된다.
다음에, 제어 전압 발생 회로(400)에서 오차 증폭기(410)는, 분압 저항(R1, R2)의 접속점에 인가되는 전압(Vcc· R2/(R1+R2))이 기준전압(Vref1)보다 커지면, 상기 제어 전압(Vcon)을 감소시켜 상기 센스-전계 효과 트랜지스터(11)의 턴-온 시간을 감소시키고, 반대로 기준 전압(Vref1)보다 작아지면, 상기 제어 전압(Vcon)을 증가시켜 상기 센스-전계 효과 트랜지스터(110)의 턴-온 시간을 증가시킨다. 저역 통과 필터(420)는 상기 오차 증폭기(410)의 출력 신호에 생기는 리플 전압을 충분히 줄여 교류 입력 전압의 한 주기 동안 상기 제어 전압(Vcon)을 거의 직류로 만들어주기 위한 것이다. 이렇게 함으로써, 교류 입력 전류의 왜곡이 작아지게 된다.
상기 영전류 검출 회로(200)에서, 저항(RZCD)은 상기 인덕터(Lf)의 전류가 상기 다이오드(D2)를 통해 부하로 흐름으로써 0이 되는 시점을 감지하기 위한 저항이다. 상기 인덕터(Lf)의 전류가 0이 되면 상기 인덕터 전압(VLf)은 상기 제(2)식에 나타나 있는 바와 같이 (Vo-Vi)에서 0으로 가게 된다. 이 때, 인버터(ZCD)의 출력 전압은 '로우'에서 '하이'로 바뀌고, 상기 RS 플립플롭(810)의 출력은 '하이'가 되어 상기 센스-전계 효과 트랜지스터(11)를 턴-온시킨다. 제4도는 본 발명의 실시예에 따른 5-핀 역률 보상 회로에서 인덕터 전압(VLf)의 파형도를 보여주고 있다.
그러므로, 제3도에 도시된 것처럼 5개의 외부 핀(#1~#5)이면 역률 보상을 위한 부스트 컨버터(100)의 입력 역률을 거의 100%로 유지하여 출력 전압을 정전압화할 수 있게 된다.
따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 5-핀 역률 보상 회로의 효과는, 역률 보상을 위한 부스트 컨버터를 연속 전류와 불연속 전류의 경계에서 제어하는 회로와 전류 감지가 용이한 센스-전계 효과 트랜지스터를 하나의 패키지에 실장하고, 최대한 외부 핀수를 줄이도록 한 것이다.

Claims (8)

  1. 커패시터, 인덕터, 센스-전계 효과 트랜지스터, 다이오드를 포함하여 구성되어 있으며, 정류 수단으로부터 직류 전원을 입력받아 입력 전류를 제어함으로써, 역률을 개선하기 위한 부스트 컨버터와; 상기 인덕터 전류가 0이 되는 시점을 감지하여 신호를 출력하기 위한 영전류 검출 수단과; 상기 센스-전계 효과 트랜지스터의 턴-오프시, 부스트 컨버터의 출력 전압에 비례하는 인덕터 권선 전압을 정류하여 출력 전압에 비례하는 제어 전원을 공급하기 위한 제어 전원 공급 수단과; 상기 제어 전원 공급 수단의 출력 전압을 입력받아, 입력되는 전압을 기준 전압과 비교하여 상기 센스-전계 효과 트랜지스터의 턴-온 시간을 제어하기 위한 제어 전압을 발생하는 제어 전압 발생 수단과; 스타트 제어 신호와 스탑 제어 신호에 의해서 일정 상승 시간을 갖는 톱니파를 발생하고, 발생된 톱니파를 상기 제어 전압 발생 수단의 출력 신호와 비교함으로써, 상기 센스-전계 효과 트랜지스터의 턴-온 시간을 항상 일정하게 유지할 수 있도록 하기 위한 제어 신호를 발생하는 턴-온 제어 수단과; 상기 센스-전계 효과 트랜지스터의 미러(Mirror) 단자 전류를 검출하여, 미러 단자 전류가 일정 전류 이상이 되면 신호를 출력함으로써, 과전류로부터 보호할 수 있도록 하기 위한 과전류 검출 수단과; 상기 영전류 검출 수단의 출력 신호를 세트 입력으로 받고, 상기 과전류 검출 수단 또는 턴-온 제어 수단의 출력 신호를 리세트 입력으로 받아, 상기 센스-전계 효과 트랜지스터의 게이트 구동 신호를 발생하기 위한 출력 전류 제어 수단을 포함하여 이루어져 있는 것을 특징으로 하는 역률 보상 회로.
  2. 제1항에 있어서, 상기 영전류 검출 수단은, 상기 인덕터 전류가 0이 되는 시점을 감지하기 위한 저항과; 상기 저항을 통해 흐르는 전류가 0일 때 신호를 발생시키는 인버터를 포함하여 이루어져 있는 것을 특징으로 하는 역률 보상 회로.
  3. 제1항에 있어서, 상기 제어 전압 발생 수단은, 상기 제어 전원 공급 수단의 출력 전압을 분압하기 위한 분압 저항과; 상기 분압 저항의 접속점에 인가되는 전압을 반전 입력으로 받고, 기준 전압을 비반전 입력으로 받아, 입력된 두 신호를 비교하여 상기 센스-전계 효과 트랜지스터의 턴-온 시간을 제어하기 위한 제어 전압을 발생하는 오차 증폭기와; 상기 오차 증폭기의 출력 신호를 필터링하기 위해 저항과 커패시터로 구성된 저역 통과 필터를 포함하여 이루어져 있는 것을 특징으로 하는 역률 보상 회로.
  4. 제1항에 있어서, 상기 턴-온 제어 수단은, 스타트 제어 신호와 스탑 제어 신호에 의해서 일정 상승 시간을 갖는 톱니파를 발생하는 램프 발생기와; 상기 램프 발생기를 통해 발생된 톱니파를 비반전 입력으로 받고, 상기 제어 전압 발생 수단의 출력 전압을 반전 입력으로 받아, 입력된 두 신호를 비교함으로써 상기 센스-전계 효과 트랜지스터의 턴-온 시간을 항상 일정하게 유지할 수 있도록 하기 위한 제어 신호를 발생함과 동시에 동 신호를 상기 램프 발생기의 스탑 제어 신호로서 공급하는 비교기를 포함하여 이루어져 있는 것을 특징으로 하는 역률 보상 회로.
  5. 제1항에 있어서, 상기 과전류 검출 수단은, 상기 센스-전계 효과 트랜지스터의 미러 단자 전류를 검출하기 위한 저항과; 상기 저항 양단에 인가되는 전압을 비반전 입력으로 받고, 기준 전압을 반전 입력으로 받아, 입력된 두 신호를 비교하여 상기 미러 단자 전류가 일정 전류 이상이 되면 신호를 출력하는 비교기와; 상기 센스- 전계 효과 트랜지스터의 턴-온시 드레인 전류 파형의 리딩 에지(Leading Edge) 부분에서 발생하는 펄스성 잡음 신호를 제거하기 위한 리딩 에지 블랭킹 회로 포함하여 이루어져 있는 것을 특징으로 하는 역률 보상 회로.
  6. 제1항 또는 4항에 있어서, 상기 출력 전류 제어 수단은, 상기 영전류 검출 수단의 출력 신호를 세트 입력으로 받고, 상기 턴-온 제어 수단 또는 과전류 검출 수단의 출력 신호를 리세트 입력으로 받아, 상기 램프 발생기의 스타트 단자로 제어 신호를 공급하는 RS 플립플롭과; 상기 RS 플립플롭의 출력 신호를 입력받아, 상기 센스-전계 효과 트랜지스터의 게이트 단자를 구동하기 위한 게이트 구동 회로를 포함하여 이루어져 있는 것을 특징으로 하는 역률 보상 회로.
  7. 제1항에 있어서, 상기 제어 전원 공급 수단은, 반파 정류기로 이루어져 있는 것을 특징으로 하는 역률 보상 회로.
  8. 제7항에 있어서, 상기 반파 정류기의 출력 단자에는, 상기 반파 정류기의 출력 전압이 일정 전압 이상이 되어야만 전체 회로를 동작시키는 저전압 보호 회로가 더 포함되어 있는 것을 특징으로 하는 역률 보상 회로.
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