KR0147677B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법Info
- Publication number
- KR0147677B1 KR0147677B1 KR1019950009114A KR19950009114A KR0147677B1 KR 0147677 B1 KR0147677 B1 KR 0147677B1 KR 1019950009114 A KR1019950009114 A KR 1019950009114A KR 19950009114 A KR19950009114 A KR 19950009114A KR 0147677 B1 KR0147677 B1 KR 0147677B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- side wall
- gate electrode
- wall spacer
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 10
- 238000000137 annealing Methods 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- 229910052723 transition metal Inorganic materials 0.000 claims abstract description 5
- 150000003624 transition metals Chemical class 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 description 11
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910001428 transition metal ion Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 살리사이드로 된 금속전극을 갖춘 MOS소자에 있어서의 전류누설 및 핫캐리어 효과에 대한 취약성을 보완하기 위한 것이다.
본 발명은 제1도전형 반도체기판상에 게이트산화막과 게이트전극을 형성하는 공정과, 제2도전형 불순물을 저농도로 이온주입하여 저농도 불순물영역을 형성하는 공정, 게이트전극 측면에 제1측벽스페이서를 형성하는 공정, 제2도전형불순물을 고농도로 이온주입하여 소오스 및 드레인영역을 형성하는 공정, 상기 제1측벽스페이서 측면에 제2측벽스페이서를 형성하는 공정, 전이금속을 이온주입하고 어닐링하여 상기 소오스 및 드레인영역 표면 및 게이트전극 표면에 실리사이드 및 폴리사이드를 각각 형성하는 공정, 및 상기 제2측벽스페이서를 제거하는 공정으로 이루어지는 반도체소자의 제조방법을 제공한다.
Description
제1도는 종래의 MOSFET 제조방법을 도시한 공정순서도.
제2도는 본 발명에 의한 MOSFET 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트산화막 2 : 게이트전극(폴리실리콘)
3 : 제1측벽스페이서 4 : LDD영역
5 : 소오스 및 드레인영역 7 : 실리사이드
8 : 폴리사이드 9 : 제2측벽스페이서
10 : 반도체기판
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 살리사이드(salicide;self aligned silicide)로 된 금속전극을 갖춘 MOS소자에 있어서의 전류누설 및 핫캐리어 효과(hot carrier effect)에 대한 취약성을 보완하기 위한 것이다.
반도체소자의 고집적화에 따라 게이트길이가 짧아짐으로써 소오스 및 드레인영역의 확산접합의 깊이가 얕아지는 경향이 있다. 소오스 및 드레인영역의 확산접합 깊이의 감소는 필연적으로 확산층의 면저항(sheet resistance)을 증가시켜 확산층 배선저항 및 확산층과 배선과의 콘택저항이 증대하여 소자 동작에 악영향을 미치게 된다. 따라서 얕은 확산층에서의 저저항화는 중요한 과제이다.
이에 따라 확산층을 저저항화하기 위한 방법으로서, 로(furnace) 어닐링 대신에 램프를 이용한 적외선 단시간 어닐링법등의 개선책이 시도되었으나, 불순물 확산현상을 이용한 확산접합의 저저항화에는 본질적으로 한계가 있다. 이에 대하여 확산층상에 저저항 재료를 마련하는 방법이 제안되었는데, 구체적으로는 열처리에 의한 금속과 Si실리사이데이션(silicidation) 반응을 이용하여 저저항 실리사이드를 형성하는 방법과 선택 CVD법을 이용하여 고융점 금속을 확산층에 밀착시켜 형성하는 방법이 그것이다.
종래의 살리사이드를 이용하여 MOSFET의 전극을 형성하는 방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도 (a)에 도시된 바와 같이 p형 반도체기판(10)상에 게이트산화막(1)과 게이트전극용 도전층을 차례로 형성한 후, 이를 소정의 게이트패턴으로 패터닝하여 게이트전극(2)을 형성한 다음, n형 불순물을 저농도로 이온주입하여 n-LDD영역(4)을 형성하고, 그 전면에 절연막을 형성하고 이를 에치백하여 게이트전극(2) 측면에 측벽스페이서(3)를 형성한 다음, n형 불순물을 고농도로 이온주입하여 소오스 및 드레인영역(5)을 형성함으로써 LDD구조의 MOSFET를 형성한다.
이어서 제1도 (b)에 도시된 바와 같이 전이금속으로서, 예컨대 Co(cobalt)를 20keV의 에너지로 3~6×1016cm-2로 상온에서 이온주입한 후, 어닐링을 행하면, 제1도 (c)에 도시된 바와 같이 실리콘이 노출된 부분, 즉, 소오스 및 드레인영역(5) 표면 및 게이트전극(폴리실리콘)(3) 표면에 실리사이드(7) 및 폴리사이드(polycide)(8)가 전극으로서 형성된다.
상기와 같이 Co를 이온주입한 후 어닐링하여 실리사이드, 즉, CoSi2막을 얻음으로써 10Ω/□정도의 낮은 면저항이 얻어지게 된다.
이와 같이 Co의 이온주입후 어닐링함으로써 얻어지는 CoSi2막은 기존의 금속증착후 어닐링방법으로 형성하였던 CoSi2막에 비해 훨씬 우수한 실리사이드특성을 갖는다. 그러나 Co를 이온주입하는 경우에는 LDD구조 형성을 위해 측벽스페이서내에 Co이온이 남아 있게 되고, 전류누설 및 핫캐리어 효과의 취약부분으로 작용하게 되는 문제가 있다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 이중 측벽스페이서를 이용하여 전류누설 및 핫캐리어 효과에 대한 취약성을 보완할 수 있도록 한 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 제1도전형 반도체기판상에 게이트산화막과 게이트전극을 형성하는 공정과, 제2도전형 불순물을 저농도로 이온주입하여 상기 게이트전극 양단의 기판 표면부위에 저농도 불순물영역을 형성하는 공정, 게이트전극 측면에 제1측벽스페이서를 형성하는 공정, 제2도전형 불순물을 고농도로 이온주입하여 상기 제1측벽스페이서 양단의 기판 표면부위에 소오스 및 드레인영역을 형성하는 공정, 상기 제1측벽스페이서 측면에 제2측벽스페이서를 형성하는 공정, 전이금속을 이온주입하고 어닐링하여 상기 소오스 및 드레인영역 표면 및 게이트전극 표면에 실리사이드 및 폴리사이드를 각각 형성하는 공정, 및 상기 제2측벽스페이서를 제거하는 공정으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 MOSFET 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도 (a)에 도시된 바와 같이 p형 반도체기판(10)상에 게이트산화막(1)과 게이트전극용 도전층을 차례로 형성한 후, 이를 소정의 게이트패턴으로 패터닝하여 게이트전극(2)을 형성한 다음, n형 불순물을 저농도로 이온주입하여 n-LDD영역(4)을 형성하고, 그 전면에 절연막을 형성하고 이를 에치백하여 게이트전극(2) 측면에 제1측벽스페이서(3)를 형성한 다음, n형 불순물을 고농도로 이온주입하여 소오스 및 드레인영역(5)을 형성함으로써 LDD구조의 MOSFET를 형성한다. 이어서 기판 전면에 상기 제1측벽스페이서(3)와 식각선택성을 갖는 물질을 증착한 후, 이를 에치백하여 제1측벽스페이서(3) 측면에 제2측벽스페이서(9)를 형성한다.
이어서 제2도 (b)에 도시된 바와 같이 전이금속으로서, 예컨대 Co(cobalt)를 20keV의 에너지로 3~6×1016cm-2로 상온에서 이온주입한 후, 어닐링을 향하면, 실리콘이 노출된 부분, 즉, 소오스 및 드레인영역(5) 표면 및 게이트전극(폴리실리콘)(3) 표면에 실리사이드(7) 및 폴리사이드(polycide)(8)가 전극으로서 형성된다.
다음에 제2도 (c)에 도시된 바와 같이 상기 제2측벽스페이서를 제거함으로써 전이금속이온이 이온주입될 때 측벽스페이서내에 존재함으로써 나타나게 되는 전류누설 및 핫캐리어 현상의 취약부분으로 작용하는 요인을 감소시킨다.
이상과 같이 본 발명에 의하면, 이중 스페이서를 이용함으로써 실리사이드로된 전극을 가지는 MOSFET의 전류누설 및 핫캐리어 효과에 대한 취약성을 보완할 수 있다.
Claims (2)
- 제1도전형 반도체기판상에 게이트산화막과 게이트전극을 형성하는 공정과, 제2도전형 불순물을 저농도로 이온주입하여 상기 게이트전극 양단의 기판 표면 부위에 저농도 불순물영역을 형성하는 공정, 게이트전극 측면에 제1측벽스페이서를 형성하는 공정, 제2도전형 불순물을 고농도로 이온주입하여 상기 제1측벽스페이서 양단의 기판 표면부위에 소오스 및 드레인영역을 형성하는 공정, 상기 제1측벽스페이서 측면에 제2측벽스페이서를 형성하는 공정, 전이금속을 이온주입하고 어닐링하여 상기 소오스 및 드레인영역 표면 및 게이트전극 표면에 실리사이드 및 폴리사이드를 각각 형성하는 공정, 및 상기 제2측벽스페이서를 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제2측벽스페이서는 상기 제2측벽스페이서에 대해 식각선택성을 갖는 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009114A KR0147677B1 (ko) | 1995-04-18 | 1995-04-18 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009114A KR0147677B1 (ko) | 1995-04-18 | 1995-04-18 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039217A KR960039217A (ko) | 1996-11-21 |
| KR0147677B1 true KR0147677B1 (ko) | 1998-11-02 |
Family
ID=19412443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950009114A Expired - Fee Related KR0147677B1 (ko) | 1995-04-18 | 1995-04-18 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147677B1 (ko) |
-
1995
- 1995-04-18 KR KR1019950009114A patent/KR0147677B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039217A (ko) | 1996-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100327875B1 (ko) | 복합게이트전극을갖는mos트랜지스터및그제조방법 | |
| US5496750A (en) | Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition | |
| US5583067A (en) | Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication | |
| US5753557A (en) | Bridge-free self aligned silicide process | |
| US5918130A (en) | Transistor fabrication employing formation of silicide across source and drain regions prior to formation of the gate conductor | |
| US5940710A (en) | Method for fabricating metal oxide semiconductor field effect transistor | |
| US6461923B1 (en) | Sidewall spacer etch process for improved silicide formation | |
| US5705417A (en) | Method for forming self-aligned silicide structure | |
| US20030022450A1 (en) | Method to form elevated source/drain using poly spacer | |
| US20050104135A1 (en) | Semiconductor device and manufacturing method thereof | |
| US6312999B1 (en) | Method for forming PLDD structure with minimized lateral dopant diffusion | |
| KR0147677B1 (ko) | 반도체소자의 제조방법 | |
| JP4186247B2 (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| KR100483027B1 (ko) | 반도체소자의 실리사이드층 형성 방법 | |
| KR0144413B1 (ko) | 반도체소자 및 그 제조방법 | |
| JPH0521458A (ja) | 半導体装置およびその製造方法 | |
| KR19990026126A (ko) | 얕은 접합의 소오스/드레인을 갖는 모스트랜지스터 및 그것의 제조방법 | |
| US7364995B2 (en) | Method of forming reduced short channel field effect transistor | |
| KR100273323B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR0172260B1 (ko) | 반도체 소자의 코발트 실리사이드 형성방법 | |
| KR100204014B1 (ko) | 모스트랜지스터 및 그 제조방법 | |
| KR100204015B1 (ko) | 모스트랜지스터 제조방법 | |
| KR100598284B1 (ko) | 반도체 소자 제조방법 | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR101016337B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19950418 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19950418 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19980429 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19980518 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19980515 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20010417 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20020417 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030417 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040326 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050422 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20060502 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060502 Start annual number: 9 End annual number: 9 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20080610 |