KR0147579B1 - 2 picture displaying in the wide television - Google Patents
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Abstract
이 발명은 두개의 4 : 3 화면을 16 : 9의 화면비를 갖는 와이드 텔레비젼에서 화면 왜곡없이 동시 시청 가능하도록 한 와이드 텔레비젼에서의 두 화면 동시 시청회로에 관한 것이다.The present invention relates to a two-screen simultaneous viewing circuit in a wide television that allows two 4: 3 screens to be simultaneously viewed without wider distortion on a wide television having a 16: 9 aspect ratio.
이 발명은 메인 및 서브 화면의 동기신호에 록킹된 라이트 클럭을 메인 화면 및 서브 화면의 프레임 메모리에 사용하고, 메인 화면의 동기신호에 록킹된 클럭을 메인 및 서브 화면의 리드 클럭으로 사용하여 메인과 서브 화면의 동기를 일치시키고, 분할 화면 출력시 수직편향전류 및 수직 블랭크 신호를 가변시킴으로써, 왜곡이 없는 2개의 4 : 3 화면을 16 : 9의 화면비를 갖는 와이드 텔레비젼에서 동시 시청이 가능하게 한다.According to the present invention, a write clock locked to the synchronization signal of the main and sub screens is used for the frame memory of the main screen and the sub screen, and a clock locked to the synchronization signal of the main screen is used as the read clock of the main and sub screens. By synchronizing the sub-screens and varying the vertical deflection current and the vertical blank signal at the time of split screen output, it is possible to simultaneously view two 4: 3 screens without distortion on a wide television having an aspect ratio of 16: 9.
Description
제1도는 이 발명에 따른 와이드 텔레비젼에서의 두 화면 동시 시청회로의 블럭도,1 is a block diagram of a two-screen simultaneous viewing circuit in a wide television according to the present invention;
제2도는 상기 제1도의 각 부의 동작 타이밍도,2 is an operation timing diagram of each part of FIG.
제3도는 두 화면 동시 시청시 화면 왜곡의 일실시예를 나타낸 상태도,3 is a state diagram showing an embodiment of screen distortion when watching two screens simultaneously;
제4도는 이 발명에 따른 두 화면 동시 시청 화면의 일실시예를 나타낸 상태도이다.4 is a state diagram showing an embodiment of a two-screen simultaneous viewing screen according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 메인 화면 처리회로 200 : 서브 화면 처리회로100: main screen processing circuit 200: sub screen processing circuit
300 : 제어신호 발생부 400 : 편향부300: control signal generator 400: deflection unit
500,700 : PLL부 600 : 스위칭부500,700: PLL part 600: switching part
800 : 메인/서브 스위칭부 900 : 매트릭스800: main / sub switch 900: matrix
101,201 : 튜너 102,202 : 동기분리 및 색 복조부101,201 tuner 102202 sync separation and color demodulation
103,203 : A/D 변환부 104,204 : 프레임 메모리103,203: A / D converter 104,204: frame memory
105,205 : D/A 변환부105,205: D / A converter
이 발명은 16 : 9의 화면비를 갖는 와이드 텔레비젼에서의 두 화면 동시 시청회로에 관한 것으로서, 더욱 상세하게는 두개의 4 : 3 화면을 16 : 9의 화면비를 갖는 와이드 텔레비젼에서 화면 왜곡없이 동시 시청 가능하도록 한 와이드 텔레비젼에서의 두 화면 동시 시청회로에 관한 것이다.The present invention relates to a two-screen simultaneous viewing circuit in a wide television having a 16: 9 aspect ratio, and more particularly, two 4: 3 screens can be simultaneously viewed without wider distortion on a wide television having a 16: 9 aspect ratio. To a two-screen simultaneous viewing circuit on a wide television.
종래에는 4 : 3 화면의 복합 비데오 신호를 메모리를 사용하여 왜곡된 16 : 9 화면으로 디스플레이하거나 또는 시간 압축시켜서 4 : 3 화면으로 디스플레이하고 여백에 자화면(Picture In Picture ; PIP, Picture Out Picture ; POP)을 디스플레이하는 방법으로 와이드 텔레비젼을 구현하였다.Conventionally, a composite video signal having a 4: 3 screen is displayed on a distorted 16: 9 screen using a memory or a time compressed to a 4: 3 screen, and a picture in a margin (Picture In Picture; PIP, Picture Out Picture; Wide television is implemented as a method of displaying POP).
그러나, PIP 또는 POP 화면은 시청보다는 원하는 채널의 프로그램이 시작되기 전의 광고등을 디스플레이시키고 그 동안은 메인 화면으로 다른 채널을 시청하는 모니터링 역할만 수행하는 단점이 있었다.However, the PIP or POP screen has a disadvantage in that it displays an advertisement before a program of a desired channel is started, rather than watching, and performs only a monitoring role of watching another channel as the main screen.
이 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 프레임 메모리의 리드 클럭을 변화시켜 영상신호를 시간 압축시키고 동시에 수직출력 사이즈 및 수직 블랭크 폭을 가변시킴으로써, 두개의 4 : 3 화면을 16 : 9의 화면비를 갖는 와이드 텔레비젼에서 화면 왜곡없이 동시 시청 가능하도록 한 와이드 텔레비젼에서의 두 화면 동시 시청회로를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to change the read clock of the frame memory to time-compress the video signal and simultaneously change the vertical output size and the vertical blank width, thereby providing two 4: 3 screens. The present invention provides a two-screen simultaneous viewing circuit in a wide television that enables simultaneous viewing without wider distortion on a wide television having a 16: 9 aspect ratio.
상기와 같은 목적을 달성하기 위한 이 발명에 따른 와이드 텔레비젼에서의 두 화면 동시 시청회로의 특징은, 안테나에 유기된 주파수를 선국하여 동기 분리 및 색복조를 수행한 후 상기 동기신호에 록킹된 라이트 클럭에 의해 색 복조된 휘도 및 색차신호를 프레임 메모리에 저장하고 상기 동기신호에 록킹된 리드클럭 및 리드 인에이블 신호에 의해 정상, 시간 압축된 휘도 및 색차신호를 상기 프레임 메모리로부터 리드하는 메인 화면 처리수단과, 안테나에 유기된 주파수를 선국하여 동기 분리 및 색복조를 수행한 후 상기 동기신호에 록킹된 라이트 클럭에 의해 색복조된 휘도 및 색차신호를 프레임 메모리에 저장하고 상기 메인 화면 처리수단의 동기신호에 록킹된 리드 클럭 및 리드 인에이블신호에 의해 정상, 시간 압축된 휘도 및 색차신호를 상기 프레임 메모리로부터 리드하는 서브 화면 처리수단과, 상기 메인 화면 처리수단에서 출력되는 동기신호에 록킹된 라이트 및 복수개의 리드신호를 발진시켜 상기 메인 화면 처리수단의 프레임 메모리의 라이트 클럭 및 메인 화면 처리수단과 서브 화면 처리수단의 프레임 메모리의 리드 클럭으로 제공하는 메인 발진수단과 상기 서브 화면 처리수단의 동기신호에 록킹된 라이트 신호를 발진시켜 상기 서브화면 처리수단의 프레임 메모리로 제공하는 서브발진수단과, 상기 메인 화면 처리수단과 서브 화면 처리수단의 출력을 메인/서브 스위칭 신호에 의해 선택 출력하는 메인/서브 스위칭 수단과, 상기 메인 화면 처리수단의 동기신호에 의해 상기 메인 화면 처리수단 및 서브 화면 처리수단의 프레임 메모리의 리드 인에이블 신호, 메인/서브 스위칭 신호, 분할 화면 온/오프 신호, 수직, 수평 블랭크 신호를 출력하는 제어신호 발생수단과, 상기 메인 화면 처리수단에서 출력되는 수직, 수평동기신호 및 제어신호 발생수단에서 출력되는 분할 화면 온신호에 의해 수직편향 사이즈를 소정 사이즈로 압축하는 편향수단과, 상기 메인/서브 스위칭 수단에서 출력되는 휘도 및 색차신호를 원래의 색신호로 변환하고 제어신호 발생수단에서 출력되는 가변된 수직 블랭크 신호에 의해 CRT 화면의 소정의 상측, 하측 부분을 블랭크시켜 디스플레이하는 매트릭스 수단으로 구성되는 점에 있다.A feature of the two-screen simultaneous viewing circuit in a wide television according to the present invention for achieving the above object is a write clock locked to the synchronization signal after performing synchronization separation and color demodulation by tuning the frequency induced in the antenna. Main screen processing means for storing the color demodulated signal and the color difference signal demodulated in the frame memory and reading the normal and time compressed luminance and color difference signal from the frame memory by the read clock and read enable signal locked to the synchronization signal. And performing synchronization separation and color demodulation by tuning the frequency induced by the antenna, and storing the luminance and color difference signals, which are color demodulated by the write clock locked to the synchronization signal, in a frame memory and synchronizing the main screen processing means. Recall a normal, time-compressed luminance and color difference signal by a read clock and a read enable signal locked to A sub clock processing means for reading from a frame memory, a write locked to a synchronous signal output from the main screen processing means, and a plurality of read signals to oscillate, and the write clock and main screen processing means of the frame memory of the main screen processing means; A main oscillation means for providing the read clock of the frame memory of the sub picture processing means and a sub oscillation means for oscillating the write signal locked to the synchronous signal of the sub picture processing means and providing it to the frame memory of the sub picture processing means; Main / sub switching means for selectively outputting the output of the main screen processing means and the sub screen processing means by the main / sub switching signal, and the main screen processing means and the sub screen processing means by the synchronization signal of the main screen processing means. Lead-Enable Signals in Frame Memory, Main / Sub-Switching Scene And vertically by the control signal generating means for outputting the split screen on / off signal, the vertical and horizontal blank signals, and the split screen on signal output from the vertical, horizontal synchronous signal and the control signal generating means output from the main screen processing means. Deflection means for compressing the deflection size to a predetermined size, and converting the luminance and color difference signals outputted from the main / sub switching means into original color signals, and varying the vertical blank signal outputted from the control signal generating means, thereby predetermining the CRT screen. It consists of the matrix means which blanks and displays the upper part and the lower part of a.
이하, 이 발명에 따른 와이드 텔레비젼에서의 두 화면 동시 시청회로의 바람직한 일 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of a two-screen simultaneous viewing circuit in a wide television according to the present invention will now be described in detail with reference to the accompanying drawings.
제1도는 이 발명에 따른 와이드 텔레비젼에서의 두 화면 동시 시청회로의 블럭도이다.1 is a block diagram of a two-screen simultaneous viewing circuit in a wide television according to the present invention.
100은 메인 화면 처리 회로로서, 안테나에 유기된 고주파를 선국하여 중간 주파수로 변환하여 출력하는 튜너(101)와, 상기 튜너(101)에서 출력되는 중간 주파수에서 동기신호를 분리하여 수직, 수평동기신호(a,b)를 출력하고 색복조를 하여 휘도신호(Y) 및 색차신호(R-Y, B-Y)를 출력하는 동기분리 및 색 복조부(102)와, 상기 동기 분리 및 색 복조부(102)에서 출력되는 색차신호를 디지탈 신호로 변환하는 아날로그/디지탈 (Analog/Digital ; 이하, A/D라 칭함.) 변환부(103)와, 라이트 클럭에 의해 상기 A/D 변환부(104)의 출력을 저장하는 프레임 메모리(105)와, 리드 클럭에 의해 상기 프레임 메모리(105)에서 리드되는 디지탈 신호를 아날로그 신호로 변환하는 D/A 변환부(105)로 구성된다.100 is a main screen processing circuit, a tuner 101 which tunes a high frequency induced by an antenna, converts it into an intermediate frequency, and outputs a vertical and horizontal synchronous signal by separating a synchronization signal from an intermediate frequency output from the tuner 101. In the synchronous separation and color demodulation unit 102, which outputs (a, b) and performs color demodulation to output the luminance signal Y and the color difference signal RY, BY. Analog / Digital (hereinafter referred to as A / D) conversion unit 103 for converting the output color difference signal into a digital signal, and the output of the A / D conversion unit 104 by a write clock. And a frame memory 105 to be stored, and a D / A converter 105 for converting the digital signal read from the frame memory 105 into an analog signal by a read clock.
200은 서브 화면처리 회로로서, 튜너(201), 동기 분리 및 색 복조부(202), A/D 변환부(203), 프레임 메모리(204), D/A 변환부(205)로 구성되며, 상기된 메인 화면 처리회로(100)의 구성과 동일하다.200 is a sub picture processing circuit, and is composed of a tuner 201, a sync separation and color demodulation unit 202, an A / D converter 203, a frame memory 204, and a D / A converter 205. It is the same as the configuration of the main screen processing circuit 100 described above.
그리고, 300은 제어신호 발생부로서, 상지 메인 화면 처리회로(100)에서 출력되는 수직, 수평동기신호(a,b)에 의해 상기 프레임 메모리(104,204)의 리드 인에이블 신호(E), 가변된 수직 블랭크 신호(c), 분할 화면 온/오프신호(g), 메인/서브 스위칭 신호(s)를 출력한다.In addition, 300 is a control signal generator, and the read enable signal E of the frame memories 104 and 204 is varied by the vertical and horizontal synchronization signals a and b output from the upper main screen processing circuit 100. The vertical blank signal c, the split screen on / off signal g, and the main / sub switching signal s are output.
400은 편향부로서, 상기 메인 화면 처리회로(100)의 동기 분리 및 색 복조부(102)에서 출력되는 동기신호(a,b) 및 분할 화면 온/오프신호(g)에 의해 수직, 수평편향전류를 발생시켜 CRT의 편향코일에 제공한다.400 is a deflection unit, which is vertically and horizontally deflected by the synchronization signals a and b and the split screen on / off signal g output from the synchronization separation and color demodulation unit 102 of the main screen processing circuit 100. Current is generated and provided to the deflection coil of the CRT.
이때, 상기 분할 화면 온/오프신호(g)가 온이면 상기 편향부(400)는 압축된 수직편향 전류를 발생시켜 수직 사이즈를 소정 사이즈로 압축한다.In this case, when the split screen on / off signal g is on, the deflection unit 400 generates a compressed vertical deflection current to compress the vertical size to a predetermined size.
500은 메인 화면 처리회로(100)의 위상 동기 루프(Phase Lock Loop ; 이하, PLL이라 칭함.)부로서, 상기 메인 화면 처리회로(100)의 동기 분리 및 색 복조부(102)에서 출력되는 동기신호에 의해 메인 화면 처리회로(100)의 프레임 메모리(104)의 라이트 클럭 및 프레임 메모리(104,204)의 리드 클럭을 발진하여 출력하고, 600은 스위칭부로서, 상기 PLL부(500)에서 출력되는 복수의 리드 클럭중 하나의 리드 클럭을 메인 화면 처리회로(100)의 프레임 메모리(104)와 서브 화면 처리회로(200)의 프레임 메모리(204)로 제공한다.500 is a phase lock loop (hereinafter, referred to as a PLL) portion of the main screen processing circuit 100. The sync separation and color demodulation unit 102 of the main screen processing circuit 100 is output. By the oscillation, the write clock of the frame memory 104 of the main screen processing circuit 100 and the read clock of the frame memories 104 and 204 are oscillated and output, and 600 is a switching unit, and the plurality of outputs from the PLL unit 500 are performed. One read clock of the read clocks is provided to the frame memory 104 of the main screen processing circuit 100 and the frame memory 204 of the sub screen processing circuit 200.
700은 서브 화면 처리회로(200)의 PLL부로서, 서브 화면 처리회로(200)의 동기 분리 및 색 복조부(202)에서 출력되는 동기신호에 의해 발진하여 서브화면 처리회로(200)의 프레임 메모리(204)에 라이트 클럭을 제공한다.700 is a PLL unit of the sub picture processing circuit 200. The frame memory of the sub picture processing circuit 200 is oscillated by the synchronization signal output from the synchronous separation and the color demodulation unit 202 of the sub picture processing circuit 200. Provide a write clock to 204.
800은 메인/서브 스위칭부로서, 상기 제어신호 발생부(300)에서 제공되는 메인/서브 스위칭 신호(s)에 의해 상기 메인 화면 처리회로(100)와 서브 화면 처리회로(200)의 출력을 선택 출력하고, 900은 매트릭스로서, 상기 스위칭부(700)에서 출력되는 휘도신호(Y) 및 색차신호(R-Y, B-Y)를 원래의 색신호(R,G,B)로 변환하여 CRT에 디스플레이한다. 이때, 상기 매트릭스(900)는 제어신호 발생부(300)에서 제공되는 수직, 수평 블랭크 신호(c,d)에 의해 CRT 화면의 상측, 하측 소정 부분을 블랭크처리한다.800 is a main / sub switching unit, and the output of the main screen processing circuit 100 and the sub screen processing circuit 200 is selected by the main / sub switching signal s provided from the control signal generator 300. 900 is a matrix, and the luminance signal Y and the color difference signals RY and BY outputted from the switching unit 700 are converted into original color signals R, G, and B and displayed on the CRT. At this time, the matrix 900 blanks the upper and lower predetermined portions of the CRT screen by the vertical and horizontal blank signals c and d provided from the control signal generator 300.
제2도(a)는 제어신호 발생부(300)에서 메인 화면 처리회로(100)의 프레임 메모리(104)로 제공하는 리드 인에이블 신호의 일실시예를 나타낸 것이고, 제2도(b)는 제어신호 발생부(300)에서 서브 화면 처리회로(200)의 프레임 메모리(204)로 제공하는 리드 인에이블 신호의 일실시예를 나타낸 것이며, 제2도(c)는 상기 제어신호 발생부(300)에서 메인/서브 스위칭부(700)로 제공하는 스위칭 신호의 일실시예를 나타낸 것이다.FIG. 2A illustrates one embodiment of a read enable signal provided from the control signal generator 300 to the frame memory 104 of the main screen processing circuit 100. FIG. An example of a read enable signal provided from the control signal generator 300 to the frame memory 204 of the sub picture processing circuit 200 is illustrated. FIG. 2C illustrates the control signal generator 300. ) Shows an embodiment of a switching signal provided to the main / sub switching unit 700.
이와같이 구성된 이 발명에서 메인 화면 처리회로(100)의 안테나에 유기된 고주파는 튜너(101)에 의해 선국되어 복합영상신호로 동기 분리 및 색 복조부(102)로 출력되어 수직, 수평동기신호(a,b) 및 휘도신호(Y), 색차신호(R-Y,B-Y)로 분리된다. 그리고, 휘도신호(Y)와 색차신호(R-Y,B-Y)는 A/D 변환부(103)에서 8비트 × 3의 디지털 신호로 변환되어 프레임 메모리(104)로 입력된다.In the present invention configured as described above, the high frequency induced by the antenna of the main screen processing circuit 100 is tuned by the tuner 101 and output as a composite video signal to the synchronous separation and color demodulation unit 102 so that the vertical and horizontal synchronization signals (a b), the luminance signal Y, and the color difference signals RY and BY. The luminance signal Y and the color difference signals R-Y and B-Y are converted into 8-bit x 3 digital signals by the A / D converter 103 and input to the frame memory 104.
그리고, 상기 수직, 수평동기신호(a,b)는 PLL부(500)로 제공되고, PLL부(500)에서는 수직, 수평동기신호에 록킹된 리드/라이트 클럭을 발진하여 라이트 클럭은 메인 화면 처리회로(100)의 프레임 메모리(104)로 제공하고 리드 클럭은 스위칭부(600)로 제공한다.The vertical and horizontal synchronization signals a and b are provided to the PLL unit 500, and the PLL unit 500 oscillates a read / write clock locked to the vertical and horizontal synchronization signals so that the write clock is processed as the main screen. The read signal is provided to the frame memory 104 of the circuit 100 and the read clock is provided to the switching unit 600.
즉, 라이트 클럭은 4fsc(fsc는 3.58MHz)로 발진되어 프레임 메모리(104)로 제공되고, 리드 클럭은 정상 화면 출력시는 4fsc로, 분할 화면 출력시는 8fsc로 발진되어 스위칭부(800)로 제공된다.That is, the write clock is oscillated at 4fsc (fsc is 3.58MHz) and is provided to the frame memory 104. The read clock is oscillated at 4fsc for normal screen output and 8fsc for split screen output to the switching unit 800. Is provided.
이때, 메인 화면 처리회로(100)의 프레임 메모리(104)는 상기 PLL부(500)에서 제공되는 라이트 클럭(W)에 맞춰 A/D 변환부(103)의 출력을 저장한다.In this case, the frame memory 104 of the main screen processing circuit 100 stores the output of the A / D converter 103 in accordance with the write clock W provided by the PLL unit 500.
그리고, 스위칭부(600)는 스위칭 신호가 정상 화면 출력을 나타내면 4fsc의 리드 클럭을 선택하여 상기 메인 화면 처리회로(100)와 서브 화면 처리회로(200)의 프레임 메모리(104,204)로 출력하고, 분할 화면 출력을 나타내면 8fsc의 리드 클럭을 선택하여 프레임 메모리(104,204)로 출력한다.If the switching signal indicates a normal screen output, the switching unit 600 selects a read clock of 4 fsc and outputs the read signals to the frame memories 104 and 204 of the main screen processing circuit 100 and the sub screen processing circuit 200, and divides them. When the screen output is displayed, a read clock of 8 fsc is selected and output to the frame memories 104 and 204.
따라서, 상기 메인 화면 처리회로(100)의 프레임 메모리(104)에 저장된 휘도 및 색차신호는 상기 스위칭부(104)에서 제공되는 리드 클럭(R)과 제어신호 발생부(300)에서 제공되는 제2도(a)와 같은 리드 인에이블 신호(E)에 따라 리드되고 D/A 변환부(105)에 입력되어 아날로그 신호로 변환된 후 메인/서브 스위칭부(800)로 입력된다.Accordingly, the luminance and color difference signals stored in the frame memory 104 of the main screen processing circuit 100 may be provided by the read clock R provided by the switching unit 104 and the second control signal generating unit 300. According to the lead enable signal E as shown in FIG. (A), the input signal is input to the D / A converter 105, converted into an analog signal, and then input to the main / sub switching unit 800.
한편, 서브 화면 처리회로(200)의 동기 분리 및 색 복조부(202)에서 출력되는 동기신호에 록킹되어 발진하는 PLL부(700)는 서브 화면의 프레임 메모리(204)에 4fsc의 라이트 클럭을 제공하고, 동기 분리 및 색 복조부(202)에서 출력되는 휘도(Y) 및 색차신호(R-Y,B-Y)는 A/D 변환부(203)에서 8비트 × 3의 디지탈 신호로 변환된 후 프레임 메모리(204)로 제공되는 라이트 클럭에 맞춰 프레임 메모리(204)에 저장된다.On the other hand, the PLL unit 700, which is locked and oscillated by the synchronization signal outputted from the synchronous separation and color demodulation unit 202 of the sub picture processing circuit 200, provides a write clock of 4 fsc to the frame memory 204 of the sub picture. The luminance Y and the color difference signals RY and BY output from the synchronous separation and color demodulator 202 are converted into 8-bit × 3 digital signals by the A / D converter 203, and then frame memory ( It is stored in the frame memory 204 in accordance with the write clock provided to the 204.
그리고, 상기 프레임 메모리(204)에 저장된 휘도 및 색차신호는 상기 스위칭부(600)에서 제공되는 리드 클럭과 제어신호 발생부(300)에서 제공되는 제2도(b)와 같은 리드 인에이블 신호(E)에 따라 리드되고 D/A변환부(205)에 입력되어 아날로그 신호로 변환된 후 메인/서브 스위칭부(800)로 입력된다.In addition, the luminance and color difference signals stored in the frame memory 204 may include the read enable signal provided in the read clock provided by the switching unit 600 and the control signal generator 300 as shown in FIG. E) is read and input to the D / A converter 205 to be converted into an analog signal and then input to the main / sub switching unit 800.
그리고, 상기 제어신호 발생부(300)에서 메인/서브 스위칭부(800)로 제공되는 제2도(c)와 같은 스위칭 신호(s)에 의해 상기 D/A 변환부(105,205)의 출력이 선택되어 매트릭스 (900)로 출력되고, 매트릭스(900)에서는 휘도신호 및 색차신호를 원래의 색신호(R.G.B)로 분리하여 CRT에 출력한다.The output of the D / A converters 105 and 205 is selected by the switching signal s as shown in FIG. 2C provided from the control signal generator 300 to the main / sub switching unit 800. The luminance signal and the color difference signal are separated into the original color signal RGB and output to the CRT.
이때, 상기 스위칭부(600)에서 제공되는 리드 클럭이 8fsc이고, 수직편향전류 및 수직 블랭크 신호가 제3도(a) 및 (b)와 같이 정상 화면 출력시와 같다면 CRT에는 제3도(c)와 같이 수직축으로 왜곡된 화면이 디스플레이된다. 즉, 뚱뚱한 사람이나 물건등이 날씬하게 보인다.At this time, if the read clock provided by the switching unit 600 is 8fsc, and the vertical deflection current and the vertical blank signal are the same as those of the normal screen output as shown in FIGS. As shown in c), a screen distorted on the vertical axis is displayed. That is, a fat person or an object looks slim.
따라서, 이러한 화면 왜곡을 없애기 위해 제어신호 발생부(300)에서는 편향부(400)로 분할 화면 온신호(g)를 제공하고, 수직 블랭크 신호(c)를 가변시켜 상기 매트릭스(900)로 제공한다. 이때 편향부(400)에서는 분할 화면 온신호(g)에 의해 수직편향전류를 제4도(a)와 같이 변화시켜 CRT의 수직편향코일에 제공하여 제4도(c)와 같이 수직 사이즈를 압축하고, 매트릭스(900)에서는 제4도(b)와 같이 수직 블랭크 신호를 가변시켜 CRT의 상측, 하측 소정부분을 제4도(c)와 같이 블랭크처리한다. 이때, 상기 제4도(c)의 빗금친 부분은 주사가 안되는 부분이다.Therefore, in order to eliminate such screen distortion, the control signal generator 300 provides the divided screen on signal g to the deflection unit 400, and varies the vertical blank signal c to provide the matrix 900 to the matrix 900. . At this time, the deflection unit 400 changes the vertical deflection current as shown in FIG. 4 (a) by the split screen on signal g and provides it to the vertical deflection coil of the CRT to compress the vertical size as shown in FIG. 4 (c). In the matrix 900, the vertical blank signal is varied as shown in FIG. 4 (b), and the upper and lower predetermined portions of the CRT are blanked as shown in FIG. 4 (c). In this case, the hatched portion of FIG. 4 (c) is a portion that cannot be scanned.
따라서, CRT에는 제4도(c)와 같이 왜곡이 없는 2개의 4 : 3 화면이 16 : 9의 화면비를 갖는 와이드 텔레비젼에 디스플레이된다. 이때, 상기 프레임 메모리(104,204)의 리드 인에이블 신호(E), 메인/서브 스위칭부(700)의 스위칭 신호(s), 수직, 수평 블랭크 신호(c,d)는 메인 화면 처리회로(100)의 메인 수직, 수평동기신호에 의해 제어신호 발생부(300)에서 만들어진다.Therefore, in the CRT, two 4: 3 screens without distortion as shown in FIG. 4 (c) are displayed on a wide television having an aspect ratio of 16: 9. In this case, the read enable signal E of the frame memories 104 and 204, the switching signal s of the main / sub switching unit 700, and the vertical and horizontal blank signals c and d of the frame memory 104 and 204 are connected to the main screen processing circuit 100. By the main vertical, horizontal synchronous signal of the control signal generator 300 is made.
이상에서와 같이 이 발명에 따른 와이드 텔레비젼에서의 두 화면 동시 시청회로에 의하면, 메인 및 서브 화면이 동기신호에 록킹된 라이트 클럭을 메인 화면 및 서브 화면의 프레임 메모리에 사용하고, 메인 화면의 동기신호에 록킹된 클럭을 메인 및 서브 화면의 리드 클럭으로 사용하여 메인과 서브 화면의 동기를 일치시키고, 분할 화면 출력시 수직편향전류 및 수직 블랭크 신호를 가변시킴으로써, 왜곡이 없는 2개의 4 : 3 화면을 16 : 9의 화면비를 갖는 와이드 텔레비젼에서 동시 시청이 가능하게 하는 효과가 있다.As described above, according to the two-screen simultaneous viewing circuit in the wide television according to the present invention, a write clock whose main and sub screens are locked to the synchronous signal is used for the frame memory of the main screen and the sub screen, and the synchronous signal of the main screen. By using the clock locked on the main and sub screens as the read clock, the synchronization between the main and sub screens is matched, and the vertical deflection current and the vertical blank signal are varied when the split screen is output, thereby providing two 4: 3 screens without distortion. There is an effect of enabling simultaneous viewing on a wide television having an aspect ratio of 16: 9.
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