KR0146656B1 - 다치 논리합 연산장치 - Google Patents

Abstract

본 발명은 논리합 연산기의 각각 소정 비트를 갖는 k(k는 임의의 양의 정수)개의 이진수 입력과 다른 하나의 이진수 입력의 두 입력 신호가 모두 다치 논리 신호인 경우의 논리합 연산장치에 관한 것으로서, 상기 이진수 입력들의 각 비트별로 순차로 받아들여 덧셈하는 것에 의해 상기 이진수 입력에 해당하는 다치 논리값을 구하는 산술 덧셈기와, 상기 산술 덧셈기의 출력과 이진 입력을 받아들이는 이진-다치 논리합 연산기를 구성함으로써, 이진 논리합 연산기와 산술 연산기가 복합적으로 구성된 논리회로에 적용할 경우 많은 회로상의 장점을 가질 수 있는, 즉 회로의 구성이 간단할 뿐만 아니라 경제적인 회로의 설계가 가능한 효과가 있다.

Description

다치 논리합 연산장치

제1도는 종래의 이진 논리합 연산의 진리표 구성도.

제2도는 종래의 이진 논리합 연산기 구성도.

제3도는 본 발명에 따른 다치 논리합 연산의 진리표 구성도.

제4도는 본 발명의 제3도의 진리표에 따른 다치 논리합 연산장치 구성도.

제5도는본 발명에 따른 복수의 다치 입력을 갖는 다치 논리합 연산장치 구성도.

제6도는 본 발명에 따른 이진 입력을 갖는 다치 논리합 연산장치 구성도.

제7도는 본 발명에 따른 이진-다치 논리합 연산장치 일 실시예시도.

제8도는 본 발명에 따른 이진-다치 논리합 연산장치의 다른 실시 예시도.

제9도는 본 발명에 따른 이진-다치 논리합 연산장치 및 그의 진리표 구성도.

제10도는 본 발명에 따른 이진-다치 논리합 연산장치의 또 다른 실시예시도.

본 발명은 논리합 연산기의 두 입력 신호가 모두 다치 논리 신호인 경우의 논리합 연산장치에 관한 것이다. 현대의 대부분의 전자장비는 디지틀로 신호를 처리하는 디지틀 신호처리를 기본으로 하고 있다.

여기서 디지틀 신호처리라고 하는 것은 아날로그 신호를 디지틀/아날로그(Analog to Digital, 이하 A/D라 칭함) 변환기를 사용하여 만들어낸 디지틀 데이타를 목적에 맞도록 처리하는 원하는 결과를 얻어내는 신호 처리에 관한 것이다.

일반적으로, 디지틀 신호는 이진수(Binary)로 표시되고 이러한 이진수끼리의 논리 연산을 수행하는 연산장치가 디지틀 신호 처리 장치에 많이 사용되고 있다.

기존의 이진 논리합 연산의 진리표를 제1도에 나타내었다.

이진 논리합 연산기호는 보통 덧셈기호(+)로 표시하나, 본 명세서에서는 산술 덧셈기호(+)와 구별하기 위해으로 표시하고자 하며, 그림으로는 제2도와 같이 나타낸다. 제1도의 이진 논리합에 대한 진리표는 제2도의 이진 논리합 연산기의 입출력을 나타낸다. 즉, 제2도의 두 입력이 논리 0과 논리 0인 경우는 출력이 논리 0, 논리 0과 논리 1인 경우는 출력이 논리 1, 논리 1과 논리 1인 경우도 출력이 논리 1이 된다. 이러한 이진 논리합 연산기는 이진수의 열로 표시되는 대부분의 디지틀 회로에서 사용되고 있다.

그런데, 이러한 논리합 연산기의 두 입력이 이진 논리값을 갖지 않는 경우는 어떻게 해야 하는가? 실제적으로 앞에서 설명한 이진 논리값에 대한 이진 논리 연산기의 출력은 이진 논리치를 갖지만 이들의 산술합(산술적인 덧셈) 또는 산술곱(산술적인 곱셈) 등의 산술연산이 수행된 후에는 다치 논리값으로 바뀌게 된다. 이러한 다치 논리값을 처리하기 위해서는 여러개의 이진 논리 연산기를 사용하여야 그 구현이 가능하게 된다. 본 발명의 목적은 이진수끼리의 논리합 연산을 포함하면서 다치 논리끼리의 논리합 연산이 가능한 논리합 연산 법칙을 정의하고 이들의 논리합 연산장치를 제공하는 것이다.

제3도는 두개의 다치 논리 입력(X, Y)을 갖는 연산의 경우에 있어서 본 발명에 따른 다치 논리합 출력(Z)의 진리표를 나타내고 있다. 제3도에서, 입력 X는 A의 최대논리치를 갖고, 입력 Y는 B의 최대 논리치를 갖는 것으로 각각 정의된다. 즉, 입력 X는 논리치 0부터 논리치 A를 가질 수 있고, 입력 Y는 논리치 0부터 논리치 B를 가질 수 있다. 제3도의 다치 논리합 진리표에서 보는 바와 같이, 입력 X의 논리치가 j이고 입력 Y의 논리치가 i인 경우, 다치 논리합 연산의 출력(Z)은 iA+j(B-i)가 된다. 상기 제3도를 보면 연산자을 다치 논리연산기호로 정의하며, 그 연산 법칙에 대하여 정의하면, 상기 제3도의 표와 같다. 상기 표로부터 연산 예를 보면, 예를 들어 5진수를 3이라는 값과 7진수로 4라는 값을 다치배타적논리합 연산을 수행한다고 해보자 그러면 연산하고자 하는 하나의 수는 5진수이고, 다른 하나의 수는 7진수이므로 A=4, B=6이 된다. 여기서 A와 B는 각 진수의 최대값을 나타내는 것으로 2진수인 경우 0과 1로 표시되며, 이때에는 1이 최대값이 되며, 따라서 본 예에서는 A=4, B=6이 된다. 그리고 우리가 연산하고자 하는 수가 3₅과 4₇이므로 j=3이고, i=4이다. 따라서 위의 표에서 이러한 값들을 대입하면 본 연산의 결과를 얻을 수 있다. 이 연산의 일반식은 위의 표로부터 iA+j(B-i)으로 표시할 수 있기 때문에 3₅ 4₇=4*4+3*(6-4)=22이라는 값이 이 연산의 결과가 된다. 다시 말하면 (A+1) 진수의 j라는 수를 j_(A+1)로 표시한다면 다치논리연산은 다음과 같이 쓸 수 있다.

본 발명에서는 이러한 연산법칙을 정의한 것이다. 이러한 다치 논리합 연산기의 출력이 가질 수 있는 논리치는 논리치 0부터 논리치 AB까지의 값을 가질 수 있다. 예를 들어, 제3도의 진리표에서, A값이 9이고 B값이 19인 경우에 입력 X의 값이 5이고 입력 Y의 값이 12일 때, j=5, i=12가 되므로, 출력 Z의 논리치는 iA+j(B-i)=12*9+5*(19-12)=143이 된다. 출력 Z의 논리치는 0부터 AB=9*19=171 사이의 값이 되어야 한다. 이러한 두개의 다치 논리 입력을 갖는 논리합 연산기를 이용하여 여러개의 입력을 갖는 다치 논리합 연산기의 구성이 가능하게 된다.

제4도는 제3도의 진리표에 따른 다치 논리합 연산장치의 구성을 나타낸 것이다.

제5도는 3개의 다치 논리 입력을 갖는 다치 논리합 연산기의 구성을 나타낸 것으로, 3개의 다치 논리 입력을 갖는 논리합 연산기는 각각 두개의 입력을 갖는 두개의 다치 논리합 연산기로 구성된다. 이러한 다치 논리합 연산기는 기존의 이진 논리합 연산기의 연산기능 및 이진-다치 논리합 연산기의 연산기능을 포함하고 있다. 즉, 위에서 설명한 다치 입력 X 및 Y를 이진 입력이라고 가정하면, A 및 B의 값은 1이 되므로 제3도의 다치 논리합 진리표에 A=B=1을 대입하면 제1도의 이진 논리연산의 진리표와 동일한 결과를 갖는다.

이러한 다치 논리합 연산기의 사용 예를 들기 위해서 먼저 다치 논리합 연산기의 두개의 입력중 하나의 입력은 이진 논리치이고 다른 하나의 입력은 다치 논리치를 갖는 이진-다치 논리합 연산기인 경우의 사용 예를 들어보자. 기존의 이진 논리합 연산기를 사용하는 제6도의 논리회로를 보자. 여기서, S_i(i=1, 2, …, k : k는 임의의 양의 정수) 및 P는 이진 입력 신호라 할 때 이 논리회로의 출력 S는 다음의 식으로 표시할 수 있다.

제6도에서는, 위와 같은 식의 계산을 위해서 k개의 이진 입력을 산술 덧셈할 수 있는 산술 덧셈기가 1개, 이진 논리합 연산기가 k개 필요하다. 식 (1)의 계산을 하는데 있어 이진-다치 논리합 연산기를 사용하는 경우에는, 제7도에서와 같이, 하나의 이진-다치 논리합 연산기와 하나의 산술 덧셈기만으로 구성된다.

제7도의 출력은 다음 식으로 표시할 수 있다.

여기서,는 이진-다치논리합 연산기호로 정의한다. 상기 식 (1)은 본 발명에서 비교하고자 하는 하나의 예시이며, 이 예시의 기능을 기존의 이진연산을 이용하여 구현할 경우의 회로도는 제6도와 같이 구현할 수 있다. 또한 상기 식 (2)는 임의의 양의 정수까지의 산술합()과 이진 입력신호(P)의 이진-다치 배타적 논리합 연산()을 수행하는 이진-다치 배타적 논리합 연산장치의 출력을 나타낸다. 즉, 상기 제6도와 제7도는 같은 결과를 출력하는 회로가 되며, 보다 간단한 구현이 가능하다. 여기서 제7도의 이진다치논리합 연산기의 연산 방법은으로 표시한 것이다. 이 연산자를 상기 선행특허에서는 이진-다치 논리합 연산자로 정의하였다. 그러므로, 위의 두 식에서 S와 S′이 동일한 값을 가지게 되며 식(1)의 디지틀 연산을 구현하기 위한 제6도의 기존의 구현처리를 제7도와 같이 구현할 수 있다. 즉, 이진 논리합 연산기의 조합을 이진-다치 논리합 연산기로 변환이 가능하게 된다. 이것의 증명은 산술 덧셈과 이진 논리합이 선형 연산자(Linear Operator)이므로 이들 연산자의 교환 및 배분 법칙이 성립하기 때문에 가능하다. 위의 두 식이 동일함을 보이기 위해서, k=3이고, S₁=100110101, S₂=011001010, S₃=110101100, P=010110010인 경우의 S와 S′을 비교해 보자. 먼저, 식(1)에 의한 계산값 S는 다음과 같다.

또한, 식(2)의 계산값 S′은 다음과 같다.

상기 연산법칙은 다음에 정의될 연산기호의 이진-다치배타적 논리합 진리표에서 임의의 진수 X진수에서 Y의 보수란 원래의 수와 더해서 그 진수에서 표시하고자 하는 최대수가 되는 수를 의미한다. 즉, Y_X의 보수란 Y+Z=X-1을 만족하는 수 Z를 의미한다. 참고로 여수라는 것이 있는데 이것은 Y+Q=X를 만족하는 수 Z를 Q를 말한다. 따라서 위의 표에서 R이 X진수라 하면 R′은 X-1-R이 된다. 예를 들어 5진수에서 3이라는 수는 3₅로 표시할 수 있으며, 이의 보수는 5-1-3=1이 된다. 즉, 5진수에서 3의 보수는 1이라는 뜻이다. 그러면 10진수에서 7의 보수는 2가 되고, 8진수에서 3의 보수는 4가 된다. 이제는 위의 진리표에서 이진-다치 연산을 수행하는 것으로 이진수 입력이 0이면, 다른 다치논리 입력값이 그대로 출력되며, 이진수 입력이1이면 다른 입력이 다치논리값의 보수가 출력됨을 나타낸다. 즉, 이진수 입력이 1일때, 다른쪽 입력이 7진수로 그 값이 5라면, 5의 보수인 1이 출력되는 시스템인 것이다. 따라서 (221212211)(010110010) = (231332231) 연산의 왼쪽 입력은 4진수이고, 오른쪽 입력이 이진수이므로 첫번째 연산값은 오른쪽 입력값이 0이므로 왼쪽 입력값이 그대로 출력하여 2라는 값이 출력되며, 두번째 연산에서 오른쪽 입력값이 1이므로 왼쪽 입력값 2의 4진 보수인 1값이 출력되는 것이다. 이와 같이 연산하면 그 결과치는 (231332231)이 된다. 따라서, 위의 두 식 (3)과 (4)로부터 두가지 계산의 결과는 동일한 값을 갖는다는 것을 알 수 있다. 이와 같이 기존의 이진 논리합 연산을 이진-다치 논리합 연산으로 대체할 경우 제6도와 제7도를 비교함으로써 알 수 있는 바와 같이 많은 이진 논리합 연산기를 절약할 수 있는 장점이 있다. 위의 예는 기존의 이진 논리합 연산기와 산술 덧셈기로 구성된 논리회로를 예로 들었으나, 이진 논리합 연산기와 산술 곱셈기로 구성되는 논리회로에도 마찬가지로 적용이 가능하다. 이러한 이진-다치 논리합 연산기는 기존의 이진 논리합 연산기의 두 입력중 하나의 입력이 다치 입력인 경우로 기존의 이진 논리합 연산기의 확장이라고 볼 수 있다.

이상에서 설명한 내용은 이미 국내특허출원번호 제93-25909호에 개시된 내용으로 기존의 이진 논리합 연산기와 관련된 디지틀 회로의 구성을 이진-다치 논리합 연산기를 사용하여 구현함으로써 많은 이진 논리합 연산기를 절약할 수가 있다. 그런데, 이진-다치 논리합 연산기에서, 두개의 입력중 하나는 이진 입력이고 다른 하나는 다치 입력이다. 그러므로, 두 입력중 하나의 입력이 이진 입력으로 제한되어 있기 때문에 이를 활용하기에는 약간의 제한이 따를 수 있다. 따라서 본 발명에서는 이러한 제한을 없애기 위하여 이진 입력을 다치 입력으로 확장하여 더욱 유용하며 포괄적인 방법을 제안한다. 이진-다치 논리합 연산기의 이진 입력을 다치 입력으로 더 확장하면 제3도와 제4도에서 보는 바와 같은 다치 논리합 연산기를 구성할 수 있다.

이제 이진-다치 논리합 연산기로 구성된 논리회로를 기본 구성으로 하는 다치-다치 논리합 연산기(여기서는 두 입력이 모두 다치 논리인 경우를 다치 논리합 연산기로 설명한다.)의 사용예를 들어보자. 앞의 제6도와 마찬가지 구성을 갖는 제8도의 이진-다치 논리합 연산기를 사용한 논리회로를 예로 들어보자. 여기서, R_i(i=1, 2, …, k : k는 임의의 양의 정수)는 이진 입력 신호이며, V는 다치 입력 신호라고 할 때 이 논리회로의 출력 R은 다음 식으로 표시할 수 있다.

여기서는 이진-다치 논리합 연산기를 기본 구성으로 가지므로 제3도의 다치 논리합 연산 진리표로부터 이진-다치 논리합 연산기의 진리표를 제9도의 이진-다치 논리합 연산장치에서 보는 바와 같이 제4도의 다치 논리합 연산장치보다 더욱 간단하게 구성하는 것이 가능하다. 위와 같은 식(5)의 계산을 함에 있어서 다치 논리합 연산기를 사용하면 제10도와 같게 되는데 이 회로는 하나의 다치 논리합 연산기와 하나의 산술 덧셈기만으로 구성된다. 제10도에서의 출력은 다음 식으로 표시할 수 있다.

여기서는 다치-다치 논리합(다치 논리합) 연산기호로 정의한다. 상기 식 (6)은 임의의 양의 정수까지의 합()과 다치 논리 입력 신호(V)의 다치-다치 논리합 연산()을 수행하는 다치논리합 연산장치(R′)의 출력을 나타낸다. 제8도의 실시예를 보면 식 (5)로 표시가 가능하다. 이러한 회로와 수식을 본 발명에서 정의한 다치논리 연산자를 사용하면 제10도와 같이 구성이 가능하며, 이 제10도를 그대로 수식으로 표시한 것이 식(6)이다. 즉, 식 (5)와 같이 여러개의 이진다치배타적 논리합 연산의 결과를 산술덧셈한 결과는 식 (6)과 같이 이진입력이 산술합에 의한 값과 다치입력의 다치배타적 논리합으로 표시할 수 있음을 보이는 것이다. 이 식 (6)에 대한 것은 본 발명의 하나의 실시예를 보인 것으로 제10도를 보면 그대로 표시가 가능한 식이다.

그러므로, 위의 두 식에서 R과 R′이 동일한 값을 가지게 되면 이진-다치 논리합 연산기의 조합을 다치 논리합 연산기로 변환하는 것이 가능하게 된다. 이것의 증명 역시 산술 덧셈과 논리합 연산이 선형 연산자이므로 이들 연산자의 교환 및 배분 법칙이 설립하기 때문에 가능하다. 위의 두 식이 동일함을 보이기 위해서, k=3이고, R₁=100110101, R₂=011001010, R₃=110101100, V=032521433, V의 최대 논리치가 5인 경우의 R과 R′을 비교해 보자. 먼저, 식(5)에 의한 계산값 R은 제9도의 진리표에 의해 다음과 같이 계산된다.

또한 식(6)의 계산값 R′은 제3도의 B=3, A=5인 다치 논리합 진리표를 사용하여 계산하면 다음과 같다.

위의 두 식 (7)과 (8)로부터 두 계산의 결과는 동일한 값을 갖는다는 것을 알 수 있다.

본 발명은 기존의 이진 논리합 연산기와 산술 연산기가 복합적으로 구성된 논리회로에 적용할 경우 많은 회로상의 장점을 가질 수 있다. 즉, 회로의 구성이 간단할 뿐만 아니라 경제적인 회로의 설계가 가능하다.

Claims (1)

1. 각각 소정 비트를 갖는 k(여기서, k는 임의의 양의 정수)개의 이진수 입력과 다른 하나의 이진수 입력의 다치 논리합 연산을 수행하는 장치에 있어서, 상기 이진수 입력들의 각 비트별로 순차로 받아들여 덧셈하는 것에 의해 상기 이진수 입력에 해당하는 다치 논리값을 구하는 산술 덧셈기와;상기 산술 덧셈기의 출력과 이진 입력을 받아들이는 이진-다치 논리합 연산기를 포함하는 것을 특징으로 하는 다치 논리합 연산장치.