KR0144035B1 - 전전자 교환기내 상위 제어계의 d-램 모듈 접속방법 - Google Patents
전전자 교환기내 상위 제어계의 d-램 모듈 접속방법Info
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Abstract
본 발명은 전전자 교환기에서 상위 제어를 담당하는 주 처리기(MPH)블럭 내의 주 처리기 메모리 관리 보드(MPMA PBA)의 메모리 부분을 D-램 모듈로 접속하는 방법에 관한 것으로, 기존의 D-램은 16M 바이트로 고정되어 있어 확장시 별도의 보드를 사용해야 할 뿐더러 그 영역이 패리티 D-램 영역과 데이타 D-램 영역으로 분할되어 있어, 데이타 D-램을 4M 바이트 BANK 사용하던지 16M 바이트 BANK 사용하던지 상관없이 패리티 D-램 영역은 전체 즉, 16M 비트 영역을 항상 사용하므로 메모리를 낭비하게 되는 문제점이 있었는 바, 본 발명은 종래의 이런 문제점을 해결하기 위해, 지그재그 인-라인 패키지 타입의 D-램을 모듈 타입의 D-램으로 교체하고, 이에 D-램 모듈 접속 기술을 적용시켜 접속되는 어드레스의 변환만으로도 메모리를 확장가능토륵 하는 메모리 확장 방법을 제공하므로써, 패리티 영역이 통합되어 메모리의 낭비없이 효을적으로 데이타를 저장하며, 별도의 보드 사용없이 간단한 어드레스의 조작으로 메모리를 확장할 수 있어 경제적인 효과를 얻는다.
Description
제 1도는 종래 MPMA 내의 D-램과 이의 영역을 구분하는 중앙처리장치와 제어신호의 관계를 나타내는 설명도,
제 2도는 본 발명에 의한 MPMA 내의 D-램과 이의 영역을 구분하는 중앙처리장치와 제어신호의 관계를 나타내는 설명도,
제 3도는 상기 제 2도의 D-램 영역 중 각 BANK에 대한 유효 데이타 선택시 필요로 하는 제어신호를 나타내는 설명도,
제 4도는 본 발명에 의한 중앙처리장치 및 어드레스 버퍼부분을 나타내는 회로도,
제 5도는 본 발명에 의한 D-램 제어 및 버스에러 감시부분을 나타내는 회로도,
제 6도는 상기 제 5도에 도시된 각 제어부에서 출력된 제어신호에 따라 D-램 영역을 사용할 실제 어드레스를 출력하는 D-램 RAS, CAS 어드레스 생성부분을 나타내는 회로도,
제 7도는 본 발명에 의해 사용되는 D-램을 나타내는 회로도,
제 8도는 제어신호 생성부에서 출력되는 RAS신호와, CAS신호 및, WE신호와 어드레스의 시간관계를 설명하는 타이밍도,
제 9도는 본 발명에서 사용하는 D-램의 리프레쉬(REFRESH) 간격을 나타내는 타이밍도,
제 10도는 상기 D-램의 분할된 영역 중 BANK0 영역에 롱 워드(4바이트) 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도,
제 11도는 상기 D-램의 분할된 영역 중 BANN1 영역에 롱 워드 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도,
제 12도는 상기 D-램의 분할된 영역 중 BANK2 영역에 롱 워드 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도,
제 13도는 상기 D-램의 분할된 영역 중 BANK3 영역에 롱 워드 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도,
제 14도는 상기 D-램의 분할된 영역 중 BANK0 영역에 저장된 롱 워드(4바이트) 데이타를 읽어내기 위한 동작을 실행할 시 나타나는 시그날의 타이밍도,
제 15도는 상기 D-램의 분할된 영역 중 BANN0 영역 중에서도 B영역에 쓰기 동작을 실펑할 시 나타나는 시그날의 타이밍도,
제 16도는 상기 D-램의 분할된 영역 중 BANN0 영역 중에서도 D영역에 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도,
제 17도는 라이트 할 데이타를 메모리에 쓸때 데이타 버스와 패리티의 값을 나타내는 타이밍도,
제 18도는 라이트 할 데이타를 메모리에 쓸때 데이타 버스와 패리티의 값을 나타내는 타이밍도,
제 19도 또한 라이트 할 데이타를 메모리에 쓸때 데이타 버스와 패리티의 값을 나타내는 타이밍도,
제 20도는 상기 제 19도에서 라이트 하였던 데이타를 읽어갈때 동작을 나타내는 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 중앙처리 장치 1-1 : 어드레스 버퍼
2 : 어드레스 버스부분 3 : 데이타 버스부분
4 : 제어신호 생성부 10 : D-램
11: 제 1IC 12 : 딜레이부
13 : WE신호 출력 IC 14 : CAS신호 출력IC
15 : RAS신호 출력 IC 16 : 패리티 신호 출력 IC
17 : RAS, CAS 어드레스 생성부 17-1 버퍼부
본 발명은 전전자 교한기내 상위 제어계의 D-램 모들 접속방법에 관한 것으로 전전자 교환기에서 상위 제어를 담당하는 주 처리기(Main Processor Hardware : MPH) 블럭 내의 주 처리기 메모리 관리 보드(Main Processor Memory Management PCB Board Assembly : 이하 MPMAPBA라 칭한다)의 메모리 부분을 D-램 모듈로 접속하는 방법에 관한 것이다.
일반적으로 전전자 교환기 내의 상위 제어부에서 사용되는 D-램은 16M 바이트로 고정되어 있어 메모리를 확장하는데 번거로움이 따르는 바, MPMA 내의 D-램과 이의 영역을 구분하는 중앙처리장치와의 관계를 보면, 이는 제 1도에 도시된바와 같이 시스템의 각 부를 제어하는 중앙처리장치(1)와; 상기 중앙처리장치(1)에서 출력되는 어드레스 데이타를 전송하는 어드레스 버스부분(2)과; 중앙처리장치(1)에서 출력되는 실 데이타를 전송하는 데이타 버스부분(3)과; 중앙처리장치(1)에서 출력되는 제어신호를 입력받아 D-램(5, 6)의 각 영역을 선택하는 각각의 제어신호(RAS, CAS, WE)를 출력하는 제어신호 생성부(4)와; 시스템이 필요로 하는 실제 프로그램이 저장되는 데이타 D-램(5) 및; 16M 비트의 패리티 D-램(6)으로 구성되며, 상기와 동일한 구조를 가지는 종속 MPMA가 접속되어 있어 이중화 구조를 이루고 있다.
여기서 종속 MPMA의 이중화 구조 의미는 상황에 따라 주동작, 또는 종속 동작을 할수 있다라는 의미이며, 주 MPMA에서 읽을수도 쓸 수도 있게 회로 구성이 되어 있다.
상기와 같이 구성된 MPMA에서 D-램은 지그재그 인-라인 패키지(ZIGZAG-lN-LINE Package) 타입의 램프로써, 전체 크기는 4M × 36비트인 바, 이중 32비트(전체 : 4M × 32비트)는 데이타 영역으로 쓰이고, 나머지 4비트(전체 ; 4M × 4비트)는 패리티 영역으로 쓰인다.
상기 중앙처리장치(1)에서 출력되는 제어신호는 제어신호 생성부(4)로 입력되어 다시 각 D-램(5, 6)의 영역을 구분 선택하는 제어신호로 변환되어 출력된다.
또한 상기 데이타 D-램(5)은 그 내부 영역이 다이 4M 바이트로 각각 분할되어 있으며 (여기서 분할된 하나의 영역을 아래 설명에서 명할때는 'BANK'라 명하겠다), 모두 합하여 4개의 BANK로 구분된다.
이때 각 BANK를 선택할때에는 이들을 선택하는 신호의 입력에 따라 선택되는데, 그 선택 신호는 각각의 BANK에 대해 'CAS0, CAS1, CAS2, CAS3'신호들이다.
또한 도면에서 보는 바와 같이 상기 CAS신호와 조합되어 쓰이는 'RAS' 신호는 각 BANK에 대해 공통으로 접속되어 있으며, 이 단위 BANK들은 라이트 동작을 나타내는 신호인 WE0, WE1, WE2, WE3와 리드 동작을 나타내는 신호인 OE신호로써 8비트, 16비트, 32비트 전송 동작을 할 수 있게 구성되어 있고, 이것이 가능한 이유는 지그재그 인-라인 패키지 타입의 D-램 구조가 RAS, CAS, WE, OE로 되어 있기 때문이며, 상기 모든 신호들은 '로우(/)'에서 동작하도록 되어 있다.
그리고 패리티 D-램(6)은 16M 비트의 크기로 구성되어 있으며, 이는 'CASP' 신호에 따라 동작 하는데, 상기 데이타 D-램(5) 데이타 부분의 각각 8비트에 해당되는 패리티 데이타를 가지고 있고, 상기 데이타 D-램(5)에 데이타를 쓸때 그에 해당하는 패리티를 같이 쓰며, 데이타 D-램(5)에 저장되어 있는 데이타를 읽어 볼때에도 동일 패리티 데이타를 가지고 필요로 하는 데이타가 정상인지 아니면 에러가 발생하였는지를 판단하는 기준으로 사용한다.
이와 같은 패리티 D-램(6) 영역과 데이타 D-램(5) 영역과의 상관 관계를 보면, 사용하는 데이타 D-램(5) 메모리 영역이 4M 바이트 BANK이던지 16M 바이트 BANK이던지 상관없이 패리티 D-램(6) 영역은 전체 즉, 16M 비트 영역이 항상 필요하게 되어 있다.
이것은 경제적인 측면으로 보더라도 상당한 손실이라 할 수 있으며, 데이타 D-램(5) 메모리와 동일한 회로로 메모리 크기를 늘린다 하여도 패리티 D-램(6) 메모리를 낭비하게 되는 문제점은 그대로 남게 된다.
또한 현재 사용하고 있는 전전자 교환기에서 MPMA PBA의 D-램 메모리 크기는 16M 바이트 이상을 요구하는 부분이 상당 수 있고, 또한 앞으로도 계속 늘어날 전망인데, 상기와 같이 분할 구성되는 데이타 D-램(5)은 그 크기가 16M 바이트로 고정되어 16M 바이트 이상을 요구하는 상위 제어계에서는 별도의 보드인 'MECA'라는 16M 바이트 크기를 더 늘릴 수 있는 PBA를 사용하고 있다.
이것은 MPMA PBA와 동일한 크기의 PBA를 이중화 개념으로 볼때 2장을 더 필요로 하고 있는 것으로 MPMA PBA 자체에서 메모리 크기를 늘리지는 못하고 있다.
따라서 본 발명은 상기에 기술한 종래의 문제점을 해결하기 위해 D-램 모듈 접속 기술을 적용시켜 접속되는 어드레스의 변환만으로도 메모리를 확장가능토륵 하는 메모리 확장 방법을 제공함을 특징으로 한다.
즉, 전전자 교환기내 상위 제어계의 D-램 제어 방법에 있어서, 지그재그 인-라인 패키지 타입의 D-램을 모듈 타입의 D-램으로 교체하여 패리티 D-램 영역을 통합하므로써, 패리티 영역에서 낭비되던 메모리 영역을 효율적으로 관리할 수 있도륵 하고, 공통으로 사용하던 'RAS' 제어신호를 분리하여 각 제어신호(CAS, WE)와 함께 D-램의 각 영역을 구분하는 제어신호로 사용하므로써, 기본 어드레스를 정하여 이를 이용해 메모리 확장을 용이하도륵 하는 D-램 모듈 접속방법을 적용한 것이다.
이하 본 발명의 일실시예를 첨부 도면을 참조하여 상세히 설명하며, 종래와 같은 구성은 동일 부호를 부여하여 설명한다.
제 2도는 본 발명에 의한 MPMA 내의 D-램과 이의 영역을 구분하는 중앙처리장치와의 관계를 나타낸 것으로, 시스템의 각 부를 제어하는 중앙처리장치(1)와; 상기 중앙처리장치(1)에서 출력되는 어드레스 데이타를 전송하는 어드레스 버스부분(2)과; 중앙처리장치(1)에서 출력되는 실 데이타를 전송하는 데이타 버스부분(3)과; 중앙처리장치(1)에서 출력되는 제어신호를 입력받아 D-램(10)의 각 영역을 선택하는 각각의 제어신호(RAS, CAS, WE)를 출력하는 제어신호 생성부(4) 및; 시스템이 필요로 하는 실제 프로그램 및 패리티 데이타가 저장되는 D-램(10)으로 구성되며, 상기와 동일한 구조를 가지는 종속 MPMA가 접속되어 있어 이중화 구조를 이루고 있다.
이와 같이 이루어진 MPMA PBA는 중앙처리장치(1)에서 출력되는 제어신호를 제어신호 생성부(4)에서 입력받아 데이타 램 영역과 패리티 데이타를 라이트 할 영역등 각 램 영역을 구분 및 인에이블 시키는 제어신호들로써 출력하는 바, 본 발명에서 사용하는 D-램 모듈 타입은 종래와는 달리 RAS, CAS, WE로 구성되어 있으며, D-램(10)의 각 영역을 선택하는 신호는 RAS신호 즉, RAS0, RAS1, RAS2, RAS3신호 이다.
이와 같은 상태에서 상기 RAS신호와 WE신호가 조합되어 데이타 영역을 구분하는 과정을 보면, RAS신호와 WE신호는 어드레스 'A23'을 기본 어드레스로 하고, 'A24'와 'A25'의 입력 값이 각각 '로우' , '로우'로 입력될때 D-램(10) 영역 중 기본 16M 바이트 BANK를 사용하며; 'A24'가 '로우' ,'A25'가 '하이' 값으로 입력될때는 그 다음 16M 바이트 BANK를 사용하며; 'A24'가 '하이' ,'A25'가 '로우' 값으로 입력될때는 그 다음 16M 바이트 BANK를 사용하며; 'A24'가 '하이' ,'A25'가 '하이' 값으로 입력될때는 나머지 16M 바이트 BANK를 사용한다.
상기와 같은 방법으로 4M 바이트 BANK를 기준으로 한다면 'A2l'을 기본 어드레스로 하고,'A22'와,'A23'으로 나머지 BANK를 구동하도록 하며, 64M 바이트 BANK를 기준으로 한다면 'A25'를 기본 어드레스로 하고, 'A26' 와,'A27'로 나머지 BANK를 동작되도록 하면 된다.
즉, 이와 같은 방식은 다루고자하는 메모리 크기에 따라 적정 방법으로 적응가능하다는 의미이다.
또한 제어신호 생성부(4)에서 출력되는 'CAS' 신호 즉,'CAS0, CAS1, CAS2, CAS3'신호들은 상기 RAS신호와, WE신호들과 연계해서 필요한 BANK가 선택되면 CAS신호로서 바이트(BYTE)(2바이트 차지함), 워드(WORO)(2바이트 차지함), 롱 워드(LONG WORD)(4바이트 차지함) 등의 필요한 영역을 지정하여 쓰기, 읽기 등의 동작을 하도록 한다.
이때 상기 신호들을 이용해서 0에서 3번지까지의 4바이트 롱 워드 동작에 관련되어 영역을 지정하는 동작을 보면, 이는 제 3도에 도시한 바와 같이 A,B,C,D 모든 영역의 동작은 RAS0, WE0, CAS0, CAS1, CAS2, CAS3 모두에 관련된 동작으로 여기서 B의 영역에 어떤 값을 쓰고자 할때에는 RAS0, WE0, CAS1이 부합되도륵 신호 처리를 하면된다. 이하 나머지 영역을 선택할때에도 동일한 방법을 적용하여 선택하면 된다.
참고로 모토를라 계열의 중앙처리장치는 인텔(INTAL)과 달리 데이타 버스 구조가 반대로 되어 있어 바이트 동작시 데이타는 D31에서 D24로 실리며, 워드 동작시에는 D31에서 D16에 데이타가 실린다. 즉, 유효 데이타는 반대로 실린다는 의미이다.
그리고 종래 별도로 분리하여 사용하던 패리티 D-램은 본 발명에서는 D-램(10) 모듈 자체가 지니고 있는 영역으로 흡수 통합되므로 기존에 낭비되던 메모리를 없앤다.
이하 본 발명에 의해 변화된 메모리 모듈 부분의 주요 회로도를 설명하며, 도면에 도시된 각 칩 중 본 발명에서 중요시되는 부분만 부호를 부여하여 설명하겠다.
제 4도는 본 발명에 의한 중앙처리장치 및 어드레스 버퍼부분을 나타내는 회로도로, 시스템의 각 부분을 제어하는 중앙처리장치(1)와; 상기 중앙처리장치(1)에서 출력되는 어드레스 데이타를 입력받아 출력하는 어드레스 버퍼(1-1)로 구성되며, 본 발명에서 사용되는 중앙처리장치(CPU)는 680×0 이다.
상기와 같이 구성된 중앙처리장치(1) 부분은 어드레스 A0 ~ A31( A[0..31] ) 까지에 대한 어드레스 데이타를 출력하며, 이들은 각 버퍼(1-1)로 연결되어 필요한 데이타는 D-램에 접속되거나 제어신호 발생부와 접속되며, 나머지는 다른 부(도면에는 도시하지 않음)에 연결되어 그 기능을 수행토록 한다.
또한 D0 ∼ D3l ( D[0..31] ) 까지의 데이타 라인이 양방향으로 접속되어 있어 각 부와 데이타를 송/수신 한다.
제 5도는 본 발명에 의한 D-램(10) 제어 및 버스에러 감시부분을 나타내는 회로도로, 인터페이스 역할을 하는 제 1IC(11)와; 지연 시킬 필요가 있는 신호에 대해 딜레이 역할을 하는 딜레이부(12)와; 상기 제어 신호 생성부(4)중 WE신호를 생성하여 출력하는 WE신호 출력IC(13)와; 제어신호 생성부(4) 중 CAS신호를 생성하여 출력하는 CAS신호 출력IC(14)와; 제어신호 생성부(4) 중 RAS신호를 생성하여 출력하는 RAS신호 출력IC(15) 및; 패리티 검사를 위해 패리티 데이타를 출력하는 패리티 신호 출력IC(16)로 구성된다.
상기와 같이 구성된 각 제어신호(CAS, RAS, WE, PARITY)를 출력하는 제어신호 생성부(4)는 중앙처리장치(1)에서 출력되는 제어신호에 따라 D-램(10)의 영역을 구분하며, 구분된 영역 중에서 사용해야 할 사이즈를 나타내는 값을 각 출력단자를 통해 출력한다.
제 6도는 상기 제 5도에 도시된 각 제어부에서 출력된 제어신호에 따라 D-램(10) 영역을 사용할 실제 어드레스를 출력하는 D-램 RAS, CAS 어드레스 생성부분을 나타내는 회로도로, RAS신호와 CAS신호에 대한 어드레스를 출력하는 RAS, CAS어드레스 생성부(17)와; 상기 RAS, CAS어드레스 생성부(17)에서 출력된 어드레스 제어신호 생성부(4)에서 입력되는 각 제어신호(RAS, CAS, WE)를 받아들여 각각와 영역으로 출력하는 버퍼부(17-1)로 구성되며, 각 입/출력 단자(VBA, BA, A, CAS, RAS, WE, MAA, MCAS, MWE, MRAS)의 제어를 통해 어드레스와 데이타를 주고 받는다.
제 7도는 본 발명에 의해 사용되는 D-램(10)을 나타내는 회로도로, 32개의 데이타 버스( MD[0..31] )와, 11개의 어드레스 버스( MAA[0..10] )와, MRAS버스와, MCAS버스와, MWE버스 및, 패리티 데이타를 송/수신 하는 PD버스와 접속되어 있어 사용자가 시스템을 조작함에 따라 작동하는 D-램(10)이며, RAS와 CAS 신호에 따라 4개의 D-램이 연결되어 있다 (도면에는 CAS0,1와 RAS0,8에 대한 D-램만 도시되어 있으며, 어드레스 확장시 D-램의 연결은 얼마든지 가능하다), 상기와 같이 이루어지는 본 발명의 D-램(10)을 분할하여 사용하는 제어 방식을 타이밍도를 첨부하여 설명하며, 이때 하기에 설명되는 모든 타이밍도는 본 발명의 중앙처리장치와 동일한 동작 주파수인 31.9488MHz를 기준으로 측정한 타이밍도이다.
제 8도는 제어신호 생성부에서 출력되는 RAS신호와, CAS신호 및, WE신호와 어드레스의 시간관계를 설명하는 타이밍도로, D-램(10)의 영역 중 BANK0의 영역을 나타내며, 이는 /RAS0 와 A24, A25와 클럭을 보고 판단할 수 있는 바, 상기에서 언급한 바와 같이 세개의 클럭 모두 '로우' 값으로 일정하기 때문에 BANK0 임을 알 수 있다.
또한 /RAS0, /CAS3, /WE0 신호는 로우일때 동작하는 신호로 모든 클럭이 도면에서 보는 바와 같이 '로우'로 떨어져 있으며, 여기서 /RAS0와, /CAS3와, /WE0가 동작한다는 것은 BANK0 영역에서도 D부분에 데이타를 라이트 한다라는 것을 의미한다.
그리고 중간 부분 쯤에 표시되어 있는 선은 각 클럭 들의 트리거 위치(Trig Point)를 나타낸다.
제 9도는 본 발명에서 사용하는 D-램(10)의 리프레쉬(REFRESH) 간격을 나타내는 타이밍도로, 각 클럭들이 동일한 위치에서 '로우'로 떨어지는 위치에서 리프레쉬가 이루어진다.
이와 같이 리프레쉬 작업을 하는 이유는 사용하는 램이 동적(dynamic)램일때는 한번 저장한 내용을 일정 간격을 두고 재기륵 하지 않으면 그 내용이 지워져 유실되기 때문에, 정보의 유실 방지를 위해 계속 재저장하는 것이다.
제 10도는 상기 D-램(10)의 분할된 영역 중 BANK0 영역에 롱 워드(4바이트) 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도로, 첫번째 영역이므로 'A24'와,'A25'는 '로우'로 일정하게 입력되고, 영역의 구분을 나타내는 RAS0신호가 '로우'로 떨어져 입력되며, BANK0전체 영역(A,B,C,D)을 나타내는 CAS0, CAS1, CAS2, CAS3 신호가 모두 '로우'로 떨어져 입력된다.
그리고 '/WE0' 신호가 '로우'로 떨어져 입력되는 것은 BANK0영역에 라이트 동작을 실행한다는 의미이다.
제 11도는 상기 D-램(10)의 분할된 영역 중 BANK1 영역에 롱 워드 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도로, 두번째 영역이므로 'A24'는 '하이'로 클럭이 떠서 입력되고,'A25'는 '로우'로 일정하게 입력되며, 영역의 구분을 나타내는 RAS1신호가 '로우'로 떨어져 입력되고, BANK1전체 영역(A,B,C,D)을 나타내는 CAS0, CAS1, CAS2, CAS3 신호가 모두 '로우'로 떨어져 입력된다.
그리고 '/WE1' 신호가 '로우'로 떨어져 입력되는 것은 BANK1 영역에 라이트 동작을 실행한다는 의미이다.
제 12도는 상기 D-램(10)의 분할된 영역 중 BANK2 영역에 롱 워드 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도로, 세번째 영역이므로 'A24'는 '로우'로 일정하게 입력되고,'A25'는 '하이'로 클럭이 떠서 입력되며, 영역의 구분을 나타내는 RAS2신호가 '로우'로 떨어져 입력되고, BANK2전체 영역(A,B,C,D)을 나타내는 CAS0, CAS1, CAS2, CAS3 신호가 모두 '로우'로 떨어져 입력된다.
그리고 '/WE2' 신호가 '로우'로 떨어져 입력되는 것은 BANK2 영역에 라이트 동작을 실행한다는 의미이다.
제 13도는 상기 D-램(10)의 분할된 영역 중 BANK3 영역에 롱 워드 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도로, 네번째 영역이므로 'A24'와,'A25'는 '하이'로 클럭이 떠서 입력되고, 영역의 구분을 나타내는 RAS3신호가 '로우'로 떨어져 입력되며, BANK3전체 영역(A,B,C,D)을 나타내는 CAS0, CAS1, CAS2, CAS3 신호가 모두 '로우'로 떨어져 입력된다.
그리고 '/WE3' 신호가 '로우'로 떨어져 입력되는 것은 BANK3 영역에 라이트 동작을 실행한다는 의미이다.
제 14도는 상기 D-램(10)의 분할된 영역 중 BANK0 영역에 저장된 롱 워드(4바이트) 데이타를 읽어내기 위한 동작을 실행할 시 나타나는 시그날의 타이밍도로, 첫번째 영역이므로 'A24'와,'A25'는 '로우'로 일정하게 입력되고, 영역의 구분을 나타내는 RAS0신호가 '로우'로 떨어져 입력되며, BANK0전체 영역(A,B,C,D)을 나타내는 CAS0, CAS1, CAS2, CAS3 신호가 모두 '로우'로 떨어져 입력된다.
그리고 '/WE0' 신호가 '하이'로 입력되는 것은 BANK0 영역에 저장된 데이타를 읽어내기 위한 동작을 실행한다는 의미이다.
제 15도는 상기 D-램(10)의 분할된 영역 중 BANK0 영역 중에서도 B영역에 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도로, 첫번째 영역이므로 'A24'와,'A25'는 '로우'로 일정하게 입력되고, 영역의 구분을 나타내는 RAS0신호가 '로우'로 떨어져 입력되며, BANK0 영역 중 B영역을 나타내는 CAS1 신호가 '로우'로 떨어져 입력된다.
그리고 '/WE0' 신호가 '로우'로 떨어져 입력되는 것은 BANK0 영역에 라이트 동작을 실행한다는 의미이다.
제 16도는 상기 D-램(10)의 분할된 영역 중 BANK0 영역 중에서도 D영역에 쓰기 동작을 실행할 시 나타나는 시그날의 타이밍도로, 첫번째 영역이므로 'A24'와,'A25'는 '로우'로 일정하게 입력되고, 영역의 구분을 나타내는 RAS0신호가 '로우'로 떨어져 입력되며, BANK0 영역 중 D영역을 나타내는 CAS3 신호가 '로우'로 떨어져 입력된다.
그리고 '/WE0' 신호가 '로우'로 떨어져 입력되는 것은 BANK0 영역에 라이트 동작을 실행한다는 의미이다.
이와 같이 동일 BANK 내에서 영역을 구분하는 것은 CAS 신호에 따라 구분되며, A영역, C영역도 상기와 동일한 방식으로 구분된다.
제 17도는 라이트 할 데이타를 메모리에 쓸때 데이타 버스와 패리티의 값을 나타내는 타이밍도로, 이때 라이트 할 값은 'EFFFFFFF' 값이다.
타이밍도를 보면 'A24'와,'A25'의 클럭이 '로우'로 일정하게 입력되므로 BANK0 영역을 나타내고, 또한 영역을 구분하는 RAS0신호가 '로우'로 입력되며, 상기 BANK0 영역 중 에서도 0영역을 나타내는 CAS3신호가 '로우'로 입력됨을 블 수 있다. 또한 쓰기 동작을 나타내는 신호인 WE0신호가 '로우' 값으로 입력된다.
여기에서 패리티 데이터를 라이트 하는 PD0 ∼ PD3신호가 입력되는데, PD0는 입력되는 값이 'EF'이므로, 이를 2진수로 바꿔보면 '1110 1111'이 된다. 이는 즉 패리티 값이 홀수임을 나타내는 'odd' 값이므로 파형은 '로우'로 입력된다.
나머지 'FF' 값은 이진수로 '1111 1111'이므로 모두 패리티 값이 짝수 임을 나타내는 'even'값이 되어 '하이'로 입력된다.
제 18도는 라이트 할 데이타를 메모리에 쓸때 데이타 버스와 패리티의 값을 나타내는 타이밍도로, 이때 라이트 할 값은 'FFEFFFFF' 값이다.
타이밍도를 보면 'A24'와,'A25'의 클럭이 '로우'로 일정하게 입력되므로 BANK0영역을 나타내고, 또한 영역을 구분하는 RAS0신호가 '로우'로 입력되며, 상기 BANK0 영역 중 에서도 0영역을 나타내는 CAS3신호가 '로우'로 입력됨을 볼 수 있다. 또한 쓰기 동작을 나타내는 신호인 WE0신호가 '로우' 값으로 입력된다.
여기에서 패리티 데이타를 라이트 하는 PD0 - PD3신호가 입력되는데, PD0는 입력되는 값이 'FF'이므로, 이를 2진수로 바꿔보면 '1111 1111'이 된다. 이는 즉 패리티 값이 짝수임을 나타내는 'even' 값이므로 파형은 '하이'로 입력되고, PD1은 입력되는 값이 'EF' 이므로 '1110 1111' 값이 되어 홀수임을 나타내는 'odd' 값 이므로 '로우'로 입력된다.
나머지 'EF' 값은 이진수로 '1111 1111'이므로 모두 패리티 값이 짝수임을 나타내는 'even'값이 되어 '하이'로 입력된다.
제 19도 또한 라이트 할 데이타를 메모리에 쓸때 데이타 버스와 패리티의 값을 나타내는 타이밍도로, 이때 라이트 할 값은 '12345678' 값이다.
타이밍도를 보면 'A24'와,'A25'의 클럭이 '로우'로 일정하게 입력되므로 BANK0영역을 나타내고, 또한 영역을 구분하는 RAS0신호가 '로우'로 입력되며, 상기 BANK0 영역 중 에서도 D영역을 나타내는 CAS3신호가 '로우'로 입력됨을 블 수 있다. 또한 쓰기 동작을 나타내는 신호인 WE0신호가 '로우' 값으로 입력된다.
여기에서 패리티 데이타를 라이트 하는 PD0 - PO3신호가 입력되는데, PD0는 입력되는 값이 '12'이므로, 이를 2진수로 바꿔보면 '0001 0010'가 된다. 이는 즉 패리티 값이 짝수임을 나타내는 'even' 값이므로 파형은 '하이'로 입력되고, PD1은 입력되는 값이 '34' 이므로 '0011 0100' 값이 되어 홀수임을 나타내는 'odd' 값 이므로 '로우'로 입력된다.
나머지 '56, 78' 값은 이진수로 '0101 0110'와 '0111 1000'이므로 모두 패리티 값이 짝수임을 나타내는 'eyen'값이 되어 '하이'로 입력된다.
제 20도는 상기 제 19도에서 라이트 하였던 데이타를 읽어갈때 동작을 나타내는 타이밍도로, BANK0 영역과 그 중에서도 D영역을 나타내는 A24, A25, RAS0, CAS3신호가 각각 로우로 입력되고, 쓰기 동작을 나타내는 WE 신호가 '하이'값으로 입력되므로 D-램의 패리티 영역에 저장되어 있던 값이 리드되어 이 데이타를 가지고 그 값이 정확한지 패리티 검사를 하는 회로의 입력신호로 사용한다.
이와 같이 본 발명은 기존에 D-램 영역을 데이타 영역과 패리티 영역으로 분할하여 사용하므로써 낭비되던 메모리를 없애고, 지그재그 인-라인 패키지 타입에서 모듈 타입으로 변환시키므로써, 메모리의 크기가 16M 바이트로 고정되어 있어 메모리 확장시 별도의 보드를 사용하여 메모리를 확장하여야 하는 번거로움을 제거하여, 4M 바이트 BANK로 16M 바이트 까지, 혹은 64M 바이트 BANK로 256M 바이트 까지 늘릴 수 있으며, 이와 같은 방식으로 D-램 모듈이 지원하는데 까지 메모리 영역을 늘릴 수 있어 효율성 있는 메모리 운영을 지원한다.
이상에서 상세히 설명한 바와 같이 본 발명은 메모리의 낭비없이 효율적으로 데이타를 저장하며, 별도의 보드 사용없이 간단한 어드레스의 조작으로 메모리를 확장할 수 있도록 하므로써 경제적인 효과를 얻는다.
Claims (11)
- 전전자 교환기내 상위 제어계의 D-램 제어 방법에 있어서, 지그재그 인-라인 패키지 타입의 D-램(5)을 모듈 타입의 D-램(10)으로 교체하여 패리티 D-램(5) 영역을 통합하므로써, 패리티 영역에서 낭비되던 메모리 영역을 효율적으로 관리할 수 있도륵 하고, 공통으로 사용하던 'RAS' 제어신호를 분리하여 각 제어신호(CAS, WE)와 함께 D-램(10)의 각 영역을 구분하는 제어신호로 사용하므로써, 기본 어드레스를 정하여 이를 이용해 메모리 확장을 용이하도록 함을 특징으로 하는 전전자 교환기내 상위 제어계의 D-램 모듈 접속방법.
- 제 1항에 있어서, 상기 기본 어드레스를 이용하여 메모리를 확장하는 방법으로 4M 바이트를 기준으로 하는 어드레스(A2l)와 이와 연관되는 어드레스(A22, A23)를 이용하여 16M 바이트 까지 메모리를 용이하게 확장하고, 16M 바이트를 기준으로 하는 어드레스(A23)와 이와 연관되는 어드레스(A24, A25)를 이용하여 64M 바이트 까지 메모리를 용이하게 확장하며, 64M 바이트를 기준으로 하는 어드레스(A25)와 이와 연관되는 어드레스(A26, A27)를 이용하여 256M 바이트 까지 메모리를 용이하게 확장하는 등 간단한 어드레스의 수정으로 D-램 모듈이 지원하는데 까지 메모리를 쉽게 확장할 수 있도록 함을 특징으로 하는 전전자 교환기내 상위 제어계의 D-램 모듈 접속방법.
- 제 2항에 있어서. 상기 기본 어드레스와 그와 관련되는 어드레스를 조합하여 D-램(10)의 영역을 구분하는 방법으로 A2l을 기본 어드레스로 하였을 시, A22와 A23의 파형이 모두 '로우' 값으로 입력되면 D-램(10)의 첫번째 영역을 사용하고; A22는 '하이' , A23은 '로우' 값으로 입력되면 D-램(10)의 두번째 영역을 사용하고; A22는 '로우' , A23은 '하이' 값으로 입력 되면 D-램(10)의 세번째 영역을 사용하고; A22와 A23의 파형이 모두 '하이' 값으로 입력되면 네번째 영역을 사용하도록 하며, 상기 나머지 기본 어드레스(A23, A25)도 위와 동일한 방법을 이용하여 영역을 구분하는 것을 특징으로 하는 전전자 교환기내 상위 제어계의 D-램 모듈 접속방법.
- 제 1항에 있어서, 상기 'RAS' 제어신호를 이용하여 D-램(10)의 각 영역을 구분하는 방법은 'RAS0' 신호가 인에이블 되면 D-램(10)의 첫번째 영역,'RAS1' 신호가 인에이블 되면 D-램(10)의 두번째 영역(B),'RAS2' 신호가 인에이블 되면 D-램(10)의 세번째 영역(C),'RAS3' 신호가 인에미블'되면 D-램(10)의 네번째 영역을 나타내며, 상기 각 신호는 '로우' 값일때 동작하는 것을 특징으로 하는 전전자 교환기내 상위 제어계의 D-램 모듈 접속방법.
- 제 1항에 있어서, 상기 'RAS' 신호와 어드레스 신호에 의해 D-램(10)의 영역이 구분되면, 상기 구분된 영역 중에서 라이트 할 부분(A,B,C,D영역)을 'CAS' 제어신호를 이용하여 지정하는 것을 특징으로 하는 전전자 교환기내 상위 제어계의 D-램 모듈 접속방법.
- 제 5항에 있어서, 상기 'CAS' 제어신호에 의해 영역이 지정되면 '/WE' 제어신호를 이용하여 그 영역에서 라이트 및 리드 동작을 인에이블 시키는 것을 특징으로 하는 전전자 교환기내 상위 제어계의 D-램 모들 접속방법.
- 제 3항 내지 6항에 있어서, 상기 각 제어신호를 이용하여 어드레스 A23을 기준으로 했을 시, D-램(10)의 첫번째 영역 중 A영역에 데이타를 라이트 할 때의 신호 입력은 어드례스 A24와, A25의 값은 '로우' , 제어신호 RAS0는 '로우' , 제어 신호 CAS0는 '로우' , 제어신호 WE0는 '로우'의 값으로 입력됐을때 동작하며, 나머지 영역에서도 동일하게 동작되는 것을 특징으로 하는 전전자 교환기내 상위 제어계의 D-램 모듈 접속방법.
- 제 7항에 있어서, 상기 각 제어신호를 이용하여 어드레스 A23을 기준으로 했을 시, D-램(10)의 첫번째 영역 중 B영역에 데이타를 라이트 할 때의 신호 입력은 어드레스 A24와, A25의 값은 '로우' , 제어신호 RAS0는 '로우' , 제어신호 CAS1는 '로우' , 제어신호 WE0는 '로우'의 값으로 입력됐을때 동작하며, 나어지 영역에서도 동일하게 동작되는 것을 특징으로 하는 전 전자 교환기내 상위 제어계의 D-램 모듈 접속방법.
- 제 8항에 있어서, 상기 각 제어신호를 이용하여 어드레스 A23을 기준으로 했을 시, D-램(10)의 첫번째 영역 중 C영역에 데이타를 라이트 할 때의 신호 입력은 어드례스 A24와, A25의 값은 '로우' , 제어신호 RAS0는 '로우' , 제어신호 CAS2는 '로우' , 제어신호 WE0는 '로우'의 값으로 입력됐을때 동작하며, 나머지 영역에서도 동일하게 동작되는 것을 특징으로 하는 전 전자 교환기내 상위 제어계의 D-램 모듈 접속방법.
- 제 9항에 있어서, 상기 각 제어신호를 이용하여 어드레스 A23을 기준으로 했을 시, D-램(10)의 첫번째 영역 중 D영역에 데이타를 라이트 할 때의 신호 입력은 어드레스 A24와, A25의 값은 '로우' , 제어신호 RAS0는 '로우' , 제어신호 CAS3는 '로우' , 제어신호 WE0는 '로우'의 값으로 입력됐을때 동작하며, 나머지 영역에서도 동일하게 동작되는 것을 특징으로 하는 전전자 교환기내 상위 제어계의 D-램 모듈 접속방법.
- 제 1항에 있어서, 상기 D-램(10)의 패리티 영역에 데이타를 라이트 할시 각 제어신호(RAS, CAS, WE)에 의해 라이트 할 영역이 지정되면, 상기 지정된 영역에 대응하는 패리티 데이타 신호(PD0 - PD3)를 출력하여 라이트하는 것을 특징으로 하는 전전자 교환기내 상위 제어계의 D-램 모들 접속방법.
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