[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPWO2012063614A1 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JPWO2012063614A1
JPWO2012063614A1 JP2012542854A JP2012542854A JPWO2012063614A1 JP WO2012063614 A1 JPWO2012063614 A1 JP WO2012063614A1 JP 2012542854 A JP2012542854 A JP 2012542854A JP 2012542854 A JP2012542854 A JP 2012542854A JP WO2012063614 A1 JPWO2012063614 A1 JP WO2012063614A1
Authority
JP
Japan
Prior art keywords
film
silicon oxynitride
semiconductor device
protective film
channel layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012542854A
Other languages
Japanese (ja)
Other versions
JP5624628B2 (en
Inventor
哲史 河村
哲史 河村
内山 博幸
博幸 内山
裕紀 若菜
裕紀 若菜
峰 利之
利之 峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2012542854A priority Critical patent/JP5624628B2/en
Publication of JPWO2012063614A1 publication Critical patent/JPWO2012063614A1/en
Application granted granted Critical
Publication of JP5624628B2 publication Critical patent/JP5624628B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/50Protective arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

雰囲気耐性が高く、かつ酸化物TFTの特性を劣化させない保護膜を提供する。基板10の上面には、ゲート電極11、ゲート絶縁膜12、酸化物半導体膜からなるチャネル層13、ソース電極14sおよびドレイン電極14dがこの順に積層された酸化物TFTが形成されており、酸化物TFTの上部には、酸化物TFTの特性変動を抑制するための保護膜15が形成されている。保護膜15は、低密度の酸窒化シリコン膜からなる下層保護膜15Lと、高密度の酸窒化シリコン膜または窒化シリコン膜からなる上層保護膜15Uとで構成されている。下層保護膜15Lは、チャネル層13の上部とその近傍の領域を覆うように形成され、その端部を含めた全体が上層保護膜15Uによって覆われている。Provided is a protective film that has high atmospheric resistance and does not deteriorate the characteristics of an oxide TFT. An oxide TFT in which a gate electrode 11, a gate insulating film 12, a channel layer 13 made of an oxide semiconductor film, a source electrode 14s and a drain electrode 14d are stacked in this order is formed on the upper surface of the substrate 10. A protective film 15 is formed on the TFT to suppress fluctuations in the characteristics of the oxide TFT. The protective film 15 includes a lower protective film 15L made of a low density silicon oxynitride film and an upper protective film 15U made of a high density silicon oxynitride film or silicon nitride film. The lower protective film 15L is formed so as to cover the upper portion of the channel layer 13 and a region in the vicinity thereof, and the whole including the end portion thereof is covered with the upper protective film 15U.

Description

本発明は、薄膜トランジスタ(TFT:Thin Film Transistor)を有する半導体装置に関し、特に、酸化物半導体をチャネル層に用いた薄膜トランジスタの上部に雰囲気耐性の高い保護膜を形成した半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device having a thin film transistor (TFT), and is particularly effective when applied to a semiconductor device in which a protective film having a high atmospheric resistance is formed on top of a thin film transistor using an oxide semiconductor as a channel layer. It is about technology.

薄膜トランジスタ(以下、単にTFTと言う)は、素子面積が小さく、省スペースであることから、携帯電話、ノートパソコン、PDAといった各種携帯電子装置における表示装置駆動用トランジスタとして使用されている。   Thin film transistors (hereinafter simply referred to as TFTs) are used as display device driving transistors in various portable electronic devices such as mobile phones, notebook personal computers, and PDAs because they have a small element area and save space.

従来、TFTの大部分は、アモルファスシリコンや多結晶シリコンに代表されるシリコン系半導体により作製されていた。これは、従来の半導体装置の製造工程・製造技術を用いてTFTを作製できるメリットがあるためである。   Conventionally, most of TFTs have been made of silicon-based semiconductors typified by amorphous silicon and polycrystalline silicon. This is because there is a merit that a TFT can be manufactured using a manufacturing process and manufacturing technology of a conventional semiconductor device.

しかしながら、従来の製造工程・製造技術を用いてTFTを作製する場合は、処理温度が350℃以上になるため、利用できる基板材料に制約が生じる。特に、フレキシブルな樹脂基板は、耐熱温度が350℃以下のものが多いため、従来の製造工程・製造技術を用いてこれらの基板上にTFTを形成することは困難である。   However, when manufacturing TFTs using conventional manufacturing processes / techniques, the processing temperature is 350 ° C. or higher, which limits the substrate materials that can be used. In particular, since many flexible resin substrates have a heat-resistant temperature of 350 ° C. or lower, it is difficult to form TFTs on these substrates using conventional manufacturing processes and manufacturing techniques.

そこで、最近では、金属酸化物からなる半導体(酸化物半導体)をチャネル層に用いたTFT(以下、単に酸化物TFTと言う)の研究開発が進められている。   Therefore, recently, research and development of a TFT using a semiconductor made of a metal oxide (oxide semiconductor) for a channel layer (hereinafter simply referred to as an oxide TFT) has been advanced.

酸化物TFTは、低温で成膜が可能な金属酸化物でチャネル層を構成するので、フレキシブルな樹脂基板の上に回路を形成する際に用いるTFTの有力候補の一つと考えられている。   Oxide TFTs are considered as one of the leading candidates for TFTs used when forming circuits on flexible resin substrates because the channel layer is made of a metal oxide that can be formed at a low temperature.

また、酸化物TFTは、アモルファスシリコンをチャネル層に用いた従来のTFTに比べて大電流を流すことができるという利点も有している。さらに、多結晶シリコンをチャネル層に用いたTFTに比べ、素子間のばらつきが小さいという利点も有している。   In addition, the oxide TFT has an advantage that a large current can flow as compared with a conventional TFT using amorphous silicon as a channel layer. Furthermore, there is an advantage that variation between elements is small as compared with a TFT using polycrystalline silicon as a channel layer.

しかしその反面、酸化物半導体は、シリコン系半導体に比べて雰囲気中の成分(水分、酸素など)に起因する特性の変動が大きいという問題点がある。そこで、酸化物TFTの特性変動を抑制するために、酸化物TFTの表面を雰囲気耐性の高い保護膜で覆う必要がある。雰囲気耐性の高い保護膜としては、量産性を考慮した場合、CVD法あるいはスパッタリング法で堆積可能なシリコン系絶縁材料(SiO、SiN、SiONなど)を用いるのが理想的である。   On the other hand, an oxide semiconductor has a problem that the characteristic variation due to components (moisture, oxygen, etc.) in the atmosphere is larger than that of a silicon-based semiconductor. Therefore, in order to suppress fluctuations in characteristics of the oxide TFT, it is necessary to cover the surface of the oxide TFT with a protective film having high atmospheric resistance. As the protective film having high atmospheric resistance, it is ideal to use a silicon-based insulating material (SiO, SiN, SiON, etc.) that can be deposited by CVD or sputtering in consideration of mass productivity.

例えば特許文献1(特開2010−073894号公報)には、酸化物TFTを覆う保護膜として、酸化シリコン系絶縁膜(酸素透過膜)上に窒化シリコン系絶縁膜(酸素障害膜)を積層した2層絶縁膜が開示されている。   For example, in Patent Document 1 (Japanese Patent Laid-Open No. 2010-073894), a silicon nitride insulating film (oxygen barrier film) is stacked on a silicon oxide insulating film (oxygen permeable film) as a protective film covering the oxide TFT. A two-layer insulating film is disclosed.

特開2010−073894号公報JP 2010-073894 A

上記特許文献1によれば、酸化物TFTは、チャネル層の酸素欠損に起因する特性の劣化が生じることがあり、その場合には、大気中または酸素を導入した雰囲気中で熱処理を行い、チャネル層に酸素を供給することによって特性を回復させる必要がある、とされている。   According to Patent Document 1, the oxide TFT may deteriorate in characteristics due to oxygen vacancies in the channel layer. In that case, heat treatment is performed in the atmosphere or an atmosphere into which oxygen is introduced, and the channel is thus obtained. It is said that the characteristics need to be restored by supplying oxygen to the layer.

ところが、チャネル層を覆う保護膜が酸素を通し難い絶縁膜(例えば窒化シリコン膜)で構成されている場合には、上記した熱処理を行ったとしても酸素がチャネル層にまで拡散しないので、特性が回復しない。他方、保護膜が酸素を通し易い絶縁膜(例えば酸化シリコン膜)で構成されている場合には、酸素がチャネル層にまで拡散するので、酸素欠損に起因する特性変動を回復させることができる。しかし、この場合は、酸素だけでなく水分などもチャネル層に拡散してしまうので、保護膜が本来の役割を果たさなくなってしまう。   However, when the protective film covering the channel layer is formed of an insulating film (for example, a silicon nitride film) that hardly allows oxygen to pass through, oxygen does not diffuse into the channel layer even if the above heat treatment is performed. Does not recover. On the other hand, when the protective film is formed of an insulating film (for example, a silicon oxide film) that easily allows oxygen to pass through, oxygen diffuses to the channel layer, so that characteristic fluctuations caused by oxygen vacancies can be recovered. However, in this case, not only oxygen but also moisture and the like diffuse into the channel layer, so that the protective film does not play its original role.

そこで、上記特許文献1では、酸化物TFTを覆う保護膜を酸化シリコン系絶縁膜(酸素透過膜)と窒化シリコン系絶縁膜(酸素障害膜)の2層構造とし、上記熱処理時に酸素透過膜の端部を通じて膜内に侵入した酸素をチャネル層に拡散させることで、酸素欠陥を補うようにしている。また、TFTの動作時には、酸素障害膜が障害となってチャネル層から外部への酸素の拡散が抑制されるので、酸素欠損を抑制することも可能となる。   Therefore, in Patent Document 1, the protective film covering the oxide TFT has a two-layer structure of a silicon oxide-based insulating film (oxygen permeable film) and a silicon nitride-based insulating film (oxygen barrier film). Oxygen vacancies are compensated by diffusing oxygen that has entered the film through the end portion into the channel layer. Further, during the operation of the TFT, the oxygen barrier film becomes an obstacle and the diffusion of oxygen from the channel layer to the outside is suppressed, so that oxygen vacancies can also be suppressed.

しかしながら、本発明者らが上記した2層構造の保護膜を有する酸化物TFTを高湿雰囲気中に長時間放置する試験を行ったところ、酸化物TFTの特性が劣化してしまった。これは、上層の保護膜が雰囲気耐性の高い窒化シリコン膜で構成されている場合でも、下層の保護膜が酸化シリコン膜で構成されている場合には、上層の保護膜を透過した微量の水分が下層の保護膜を透過して酸化物TFTに達し、酸化物TFTの特性を劣化させたためと推定される。また、上記保護膜の場合、下層の保護膜の端部が上層の保護膜で覆われておらず、この端部から下層の保護膜内に酸素が侵入できる構造になっているため、この端部から酸素と共に水分が浸入し易いことも一因と推定される。   However, when the inventors conducted a test in which the oxide TFT having the protective film having the two-layer structure described above was left in a high humidity atmosphere for a long time, the characteristics of the oxide TFT were deteriorated. This is because even if the upper protective film is composed of a silicon nitride film having high atmospheric resistance, a small amount of moisture that has passed through the upper protective film is formed when the lower protective film is composed of a silicon oxide film. This is presumed to be due to the deterioration of the characteristics of the oxide TFT by passing through the lower protective film and reaching the oxide TFT. In the case of the above protective film, the end of the lower protective film is not covered with the upper protective film, and oxygen is able to enter the protective film of the lower layer from this end. It is presumed that one of the reasons is that moisture easily enters from the part together with oxygen.

他方、酸化物TFTを覆う保護膜を雰囲気耐性の高い窒化シリコン膜のみで構成した場合には、チャネル層を構成する酸化物半導体の酸素が欠損し、チャネル層が導体化してしまうことも本発明者らの実験により明らかとなった。これは、窒化シリコン膜のような高密度な絶縁膜は、高いエネルギーで成膜を行う必要があるが、チャネル層の表面に窒化シリコン膜を直接堆積すると、チャネル層の表面が高エネルギーの粒子やプラズマに曝されて酸化物半導体が酸素欠損を引き起こすためである。   On the other hand, when the protective film covering the oxide TFT is composed of only a silicon nitride film having high atmospheric resistance, oxygen in the oxide semiconductor constituting the channel layer is lost and the channel layer becomes a conductor. It became clear by their experiment. This is because a high-density insulating film such as a silicon nitride film needs to be formed with high energy. However, when a silicon nitride film is directly deposited on the surface of the channel layer, the surface of the channel layer has high energy particles. This is because the oxide semiconductor is exposed to plasma and causes oxygen vacancies.

本発明の目的は、雰囲気耐性が高く、しかも酸化物TFTの特性を劣化させることのない保護膜を提供することにある。   An object of the present invention is to provide a protective film that has high atmospheric resistance and does not deteriorate the characteristics of an oxide TFT.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明の好ましい一態様である半導体装置は、基板の上面に薄膜トランジスタが形成され、前記薄膜トランジスタの上部に保護膜が形成された半導体装置であって、
前記薄膜トランジスタは、前記基板の上面に形成されたゲート電極と、前記ゲート電極の上部に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上部に形成された酸化物半導体膜からなるチャネル層と、前記チャネル層に電気的に接続されたソース、ドレイン電極とを備え、
前記保護膜は、少なくとも一部が前記チャネル層の上面と接するように形成された第1酸窒化シリコン膜と、前記基板の前記第1酸窒化シリコン膜よりも上部に形成され、前記第1酸窒化シリコン膜よりも膜密度が高い第2酸窒化シリコン膜または窒化シリコン膜とを含んだ多層膜からなるものである。
A semiconductor device according to a preferred embodiment of the present invention is a semiconductor device in which a thin film transistor is formed on an upper surface of a substrate and a protective film is formed on the thin film transistor,
The thin film transistor includes a gate electrode formed on an upper surface of the substrate, a gate insulating film formed on the gate electrode, a channel layer made of an oxide semiconductor film formed on the gate insulating film, A source electrode and a drain electrode electrically connected to the channel layer;
The protective film is formed on at least a portion of the first silicon oxynitride film formed so as to be in contact with the upper surface of the channel layer, and on the substrate above the first silicon oxynitride film, The multi-layer film includes a second silicon oxynitride film or a silicon nitride film having a film density higher than that of the silicon nitride film.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。   The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

雰囲気耐性が高く、しかも酸化物TFTの特性を劣化させることのない保護膜を提供することができる。   A protective film that has high atmospheric resistance and does not deteriorate the characteristics of the oxide TFT can be provided.

本発明の実施の形態1である酸化物TFTを示す平面図である。It is a top view which shows the oxide TFT which is Embodiment 1 of this invention. 図1のA−A線断面図である。It is the sectional view on the AA line of FIG. 図1のB−B線断面図である。It is the BB sectional view taken on the line of FIG. 本発明の実施の形態1である酸化物TFTの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the oxide TFT which is Embodiment 1 of this invention. 図4に続く酸化物TFTの製造方法を示す断面図である。FIG. 5 is a cross-sectional view showing a method for manufacturing the oxide TFT following FIG. 4. 図5に続く酸化物TFTの製造方法を示す断面図である。FIG. 6 is a cross-sectional view showing a method for manufacturing the oxide TFT subsequent to FIG. 5. 図6に続く酸化物TFTの製造方法を示す断面図である。FIG. 7 is a cross-sectional view showing a method for manufacturing the oxide TFT subsequent to FIG. 6. 図7に続く酸化物TFTの製造方法を示す断面図である。FIG. 8 is a cross-sectional view showing a method for manufacturing the oxide TFT following FIG. 7. 図8に続く酸化物TFTの製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing a method for manufacturing the oxide TFT following FIG. 8. 図9に続く酸化物TFTの製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing a method for manufacturing the oxide TFT following FIG. 9. 図10に続く酸化物TFTの製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing a method for manufacturing the oxide TFT following FIG. 10. 本発明の実施の形態1である酸化物TFTのId−Vg特性を示すグラフである。It is a graph which shows the Id-Vg characteristic of the oxide TFT which is Embodiment 1 of this invention. 比較例である酸化物TFTのId−Vg特性を示すグラフである。It is a graph which shows the Id-Vg characteristic of the oxide TFT which is a comparative example. 比較例である酸化物TFTのId−Vg特性を示すグラフである。It is a graph which shows the Id-Vg characteristic of the oxide TFT which is a comparative example. 比較例である酸化物TFTのId−Vg特性を示すグラフである。It is a graph which shows the Id-Vg characteristic of the oxide TFT which is a comparative example. 比較例である酸化物TFTのId−Vg特性を示すグラフである。It is a graph which shows the Id-Vg characteristic of the oxide TFT which is a comparative example. 本発明の実施の形態1の別例である酸化物TFTを示す平面図である。It is a top view which shows the oxide TFT which is another example of Embodiment 1 of this invention. 図17のC−C線断面図である。It is CC sectional view taken on the line of FIG. 図17のD−D線断面図である。It is the DD sectional view taken on the line of FIG. 本発明の実施の形態2である酸化物TFTを示す平面図である。It is a top view which shows the oxide TFT which is Embodiment 2 of this invention. 図20のE−E線断面図である。It is the EE sectional view taken on the line of FIG. 図20のF−F線断面図である。It is the FF sectional view taken on the line of FIG. 本発明の実施の形態3である酸化物TFTを示す平面図である。It is a top view which shows the oxide TFT which is Embodiment 3 of this invention. 図23のG−G線断面図である。It is the GG sectional view taken on the line of FIG. 図23のH−H線断面図である。It is the HH sectional view taken on the line of FIG. 本発明の実施の形態4である酸化物TFTを示す断面図である。It is sectional drawing which shows the oxide TFT which is Embodiment 4 of this invention. 本発明の実施の形態4の別例である酸化物TFTを示す断面図である。It is sectional drawing which shows the oxide TFT which is another example of Embodiment 4 of this invention. 本発明の薄膜トランジスタを使用したRFIDタグの概略構成を示す図である。It is a figure which shows schematic structure of the RFID tag using the thin-film transistor of this invention. 本発明の薄膜トランジスタを使用した半導体装置のアレイ構成の一例を示す回路ブロック図である。It is a circuit block diagram which shows an example of the array structure of the semiconductor device using the thin-film transistor of this invention. 図29に示すアレイを適用したアクティブマトリクス型液晶表示装置の概略図である。FIG. 30 is a schematic diagram of an active matrix liquid crystal display device to which the array shown in FIG. 29 is applied.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary. Further, in the drawings describing the embodiments, hatching may be given even in plan views in order to make the configuration easy to understand.

(実施の形態1)
図1は、本実施の形態の酸化物TFTを示す平面図、図2は、図1のA−A線断面図、図3は、図1のB−B線断面図である。
(Embodiment 1)
1 is a plan view showing an oxide TFT according to the present embodiment, FIG. 2 is a cross-sectional view taken along line AA in FIG. 1, and FIG. 3 is a cross-sectional view taken along line BB in FIG.

本実施の形態は、ボトムゲート/トップコンタクト型酸化物TFTに適用したものである。ここで、ボトムゲートとは、ゲート電極がチャネル層(酸化物半導体膜)よりも下層に配置された構造を意味し、トップコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも上層に配置された構造を意味している。   This embodiment is applied to a bottom gate / top contact type oxide TFT. Here, the bottom gate means a structure in which the gate electrode is arranged below the channel layer (oxide semiconductor film), and the top contact means that the source electrode and the drain electrode are arranged above the channel layer. Means the structure.

図1〜図3に示すように、本実施の形態の酸化物TFTは、絶縁性の基板10の上面にゲート電極11、ゲート絶縁膜12、チャネル層13、ソース電極14sおよびドレイン電極14dをこの順に積層した構成になっている。そして、酸化物TFTの上部には、雰囲気中の成分(水分、酸素など)に起因する酸化物TFTの特性変動を抑制するための保護膜15が形成されている。   As shown in FIGS. 1 to 3, the oxide TFT of this embodiment includes a gate electrode 11, a gate insulating film 12, a channel layer 13, a source electrode 14 s and a drain electrode 14 d on the upper surface of an insulating substrate 10. It is the structure which laminated | stacked in order. A protective film 15 is formed on the top of the oxide TFT to suppress fluctuations in the characteristics of the oxide TFT caused by components (moisture, oxygen, etc.) in the atmosphere.

上記保護膜15は、下層保護膜15Lの上部に上層保護膜15Uを積層した2層の絶縁膜で構成されている。下層保護膜15Lは、酸窒化シリコン(SiON)膜で構成されており、上層保護膜15Uは、下層保護膜15Lを構成する酸窒化シリコン膜に比べて窒素の組成比が高い高密度の酸窒化シリコン膜、または酸窒化シリコン膜よりも高密度な膜である窒化シリコン(SiN)膜で構成されている。   The protective film 15 is composed of a two-layer insulating film in which an upper protective film 15U is stacked on the lower protective film 15L. The lower protective film 15L is composed of a silicon oxynitride (SiON) film, and the upper protective film 15U is a high-density oxynitride having a higher nitrogen composition ratio than the silicon oxynitride film constituting the lower protective film 15L. A silicon film or a silicon nitride (SiN) film that is a higher density than the silicon oxynitride film is used.

上記下層保護膜15Lは、チャネル層13の上部とその近傍の領域を覆うように形成されており、その一部はチャネル層13の上面と直接接している。一方、上層保護膜15Uは、基板10の表面のほぼ全体を覆うように形成されている。従って、下層保護膜15Lは、その端部を含めた全体が上層保護膜15Uで覆われ、大気と接触しないようになっている。   The lower protective film 15 </ b> L is formed so as to cover the upper portion of the channel layer 13 and a region in the vicinity thereof, and a part thereof is in direct contact with the upper surface of the channel layer 13. On the other hand, the upper protective film 15U is formed so as to cover almost the entire surface of the substrate 10. Therefore, the entire lower protective film 15L including its end is covered with the upper protective film 15U so as not to come into contact with the atmosphere.

上層保護膜15Uの上部には、上層保護膜15Uを貫通するコンタクトホール16を通じてドレイン電極14dに電気的に接続された上層配線17が形成されている。図示は省略するが、上層保護膜15Uの上部には、上層保護膜15Uを貫通するコンタクトホールを通じてソース電極14sに電気的に接続された上層配線も形成されている場合もある。   Above the upper protective film 15U, an upper wiring 17 that is electrically connected to the drain electrode 14d through a contact hole 16 penetrating the upper protective film 15U is formed. Although illustration is omitted, an upper layer wiring electrically connected to the source electrode 14s through a contact hole penetrating the upper layer protective film 15U may be formed on the upper layer protective film 15U.

本実施の形態のボトムゲート/トップコンタクト型酸化物TFTは、以下の方法によって製造される。   The bottom gate / top contact type oxide TFT of this embodiment is manufactured by the following method.

まず、図4に示すように、絶縁性の基板10を用意する。基板10の材料としては、Si(シリコン)、サファイア、石英、ガラス、フレキシブルなプラスチックフィルムなどを例示することができる。プラスチックフィルムの材料としては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレート、ポリイミド、ポリカーボネート、セルローストリアセテート、セルロースアセテートプロピオネートなどを例示することができる。また、必要に応じて上記した各種材料や金属フィルムの表面に絶縁コーティング層を設けたものを使用することもできる。   First, as shown in FIG. 4, an insulating substrate 10 is prepared. Examples of the material of the substrate 10 include Si (silicon), sapphire, quartz, glass, and a flexible plastic film. Examples of the plastic film material include polyethylene terephthalate, polyethylene naphthalate, polyetherimide, polyacrylate, polyimide, polycarbonate, cellulose triacetate, and cellulose acetate propionate. Moreover, what provided the insulating coating layer on the surface of various materials mentioned above or a metal film as needed can also be used.

次に、図5に示すように、基板10の上面に導電膜を堆積し、続いてこの導電膜をパターニングすることによって、ゲート電極11を形成する。ゲート電極11を構成する導電膜としては、Mo(モリブデン)、Cr(クロム)、W(タングステン)、Al(アルミニウム)、Cu(銅)、Ti(チタン)、Ni(ニッケル)、Ta(タンタル)、Ag(銀)、Co(コバルト)、Zn、Au(金)、Pt(白金)などような金属の単層膜、これらの金属を含む合金膜、これらの金属の積層膜を例示することができる。また、ITO(In−Sn−O:インジウム錫酸化物)、Al、Ga、InまたはB(ボロン)などを添加したZnO(酸化亜鉛)のような導電性金属酸化物膜や、これらの導電性金属酸化物と前記金属との積層膜を使用することもできる。さらに、TiN(窒化チタン)のような導電性金属窒化物の単層膜、導電性金属窒化物と前記金属との積層膜などを使用することもできる。   Next, as shown in FIG. 5, a conductive film is deposited on the upper surface of the substrate 10, and then the conductive film is patterned to form the gate electrode 11. As the conductive film constituting the gate electrode 11, Mo (molybdenum), Cr (chromium), W (tungsten), Al (aluminum), Cu (copper), Ti (titanium), Ni (nickel), Ta (tantalum) A single layer film of metal such as Ag (silver), Co (cobalt), Zn, Au (gold), and Pt (platinum), an alloy film containing these metals, and a laminated film of these metals. it can. In addition, a conductive metal oxide film such as ZnO (zinc oxide) to which ITO (In-Sn-O: indium tin oxide), Al, Ga, In, or B (boron) is added, or the conductivity thereof A laminated film of a metal oxide and the metal can also be used. Furthermore, a single layer film of conductive metal nitride such as TiN (titanium nitride), a laminated film of the conductive metal nitride and the metal, or the like can also be used.

上記した各種導電膜は、CVD法、スパッタリング法、蒸着法などにより堆積し、パターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。   The various conductive films described above are deposited by CVD, sputtering, vapor deposition, or the like, and patterning is performed by dry etching or wet etching using a photoresist film as a mask.

次に、図6に示すように、上記ゲート電極11が形成された基板10の上面にゲート絶縁膜12を形成する。   Next, as shown in FIG. 6, a gate insulating film 12 is formed on the upper surface of the substrate 10 on which the gate electrode 11 is formed.

ゲート絶縁膜12を構成する絶縁膜としては、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、Y(酸化イットリウム)膜、HfO(酸化ハフニウム)膜、YSZ(イットリア安定化ジルコニア)膜、有機系高分子絶縁膜などを例示することができる。有機系高分子絶縁膜の材料としては、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネート誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂、パリレンなどを例示することができる。また、これらの絶縁膜の堆積は、CVD法、スパッタリング法、蒸着法、塗布法などにより行う。The insulating film constituting the gate insulating film 12 includes a silicon oxide film, a silicon nitride film, an aluminum oxide film, an aluminum nitride film, a Y 2 O 3 (yttrium oxide) film, an HfO 2 (hafnium oxide) film, and a YSZ (yttria stable). Zirconia) film, organic polymer insulating film, and the like. Materials for organic polymer insulating films include polyimide derivatives, benzocyclobutene derivatives, photoacryl derivatives, polystyrene derivatives, polyvinyl phenol derivatives, polyester derivatives, polycarbonate derivatives, polyester derivatives, polyvinyl acetate derivatives, polyurethane derivatives, polysulfone derivatives. Acrylate resin, acrylic resin, epoxy resin, parylene and the like. These insulating films are deposited by a CVD method, a sputtering method, a vapor deposition method, a coating method, or the like.

次に、図7に示すように、上記ゲート絶縁膜12の上部に酸化物半導体膜を堆積した後、この酸化物半導体膜をパターニングすることによって、チャネル層13を形成する。チャネル層13を構成する酸化物半導体としては、In、Zn、Cd(カドミウム)、Al、Ga、Si、Sn、Ce(セリウム)、Ge(ゲルマニウム)、Hfのうち、いずれか一種以上の元素が酸素と結合した酸化物を例示することができる。   Next, as shown in FIG. 7, after depositing an oxide semiconductor film on the gate insulating film 12, the channel layer 13 is formed by patterning the oxide semiconductor film. As the oxide semiconductor constituting the channel layer 13, any one or more elements of In, Zn, Cd (cadmium), Al, Ga, Si, Sn, Ce (cerium), Ge (germanium), and Hf are included. An oxide bonded to oxygen can be exemplified.

酸化物半導体膜の堆積は、スパッタリング法、CVD法、パルスレーザーデポジション(Pulsed Laser Deposition:PLD)法、塗布法、印刷法、共蒸着法などにより行い、その膜厚は5nm〜50nm程度とする。また、酸化物半導体膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。さらに、チャネル層13を形成した後、必要に応じて不純物をドーピングしたり、基板10にアニール処理を施したりしてもよい。   The oxide semiconductor film is deposited by a sputtering method, a CVD method, a pulsed laser deposition (PLD) method, a coating method, a printing method, a co-evaporation method, or the like, and the film thickness is about 5 nm to 50 nm. . The patterning of the oxide semiconductor film is performed by dry etching or wet etching using a photoresist film as a mask. Further, after the channel layer 13 is formed, impurities may be doped as necessary, or the substrate 10 may be annealed.

次に、図8に示すように、上記チャネル層13の上部に導電膜を堆積した後、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングでこの導電膜をパターニングすることにより、ソース電極14sおよびドレイン電極14dを形成する。導電膜としては、前述したゲート電極11を構成する各種導電膜を例示することができる。また、導電膜の堆積は、電子ビーム蒸着法、スパッタリング法、CVD法などにより行う。   Next, as shown in FIG. 8, after depositing a conductive film on the channel layer 13, the conductive film is patterned by dry etching or wet etching using a photoresist film as a mask to form the source electrode 14s. And the drain electrode 14d is formed. Examples of the conductive film include various conductive films that constitute the gate electrode 11 described above. The conductive film is deposited by an electron beam evaporation method, a sputtering method, a CVD method, or the like.

次に、図9に示すように、ソース電極14sおよびドレイン電極14dの上部にCVD法またはスパッタリング法で酸窒化シリコン膜を堆積した後、この酸窒化シリコン膜をパターニングすることにより、チャネル層13の上部とその近傍の領域を覆う下層保護膜15Lを形成する。酸窒化シリコン膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチング、またはドライエッチングとウェットエッチングの組み合わせにより行う。   Next, as shown in FIG. 9, after depositing a silicon oxynitride film on the source electrode 14s and the drain electrode 14d by a CVD method or a sputtering method, the silicon oxynitride film is patterned to form the channel layer 13 A lower protective film 15L is formed to cover the upper part and the area in the vicinity thereof. The silicon oxynitride film is patterned by dry etching using a photoresist film as a mask or a combination of dry etching and wet etching.

下層保護膜15Lは、一例として膜密度が2.45g/cm未満、膜中の窒素の割合(N/O+N)が34atm%未満、膜中の水素濃度が1.5×1022atm/cm未満の酸窒化シリコン膜で構成する。また、下層保護膜15Lを構成する酸窒化シリコン膜の膜厚は、高エネルギーの粒子やプラズマの侵入に起因するダメージを防ぐため、少なくとも20nm以上とすることが好ましい。As an example, the lower protective film 15L has a film density of less than 2.45 g / cm 3 , a nitrogen ratio (N / O + N) in the film of less than 34 atm%, and a hydrogen concentration in the film of 1.5 × 10 22 atm / cm It is composed of less than 3 silicon oxynitride films. The thickness of the silicon oxynitride film constituting the lower protective film 15L is preferably at least 20 nm or more in order to prevent damage caused by high energy particles or plasma intrusion.

次に、図10に示すように、下層保護膜15Lの上部にCVD法またはスパッタリング法で酸窒化シリコン膜または窒化シリコン膜を堆積することにより、基板10の表面の全体を覆う上層保護膜15Uを形成する。   Next, as shown in FIG. 10, an upper protective film 15U covering the entire surface of the substrate 10 is deposited by depositing a silicon oxynitride film or a silicon nitride film on the lower protective film 15L by a CVD method or a sputtering method. Form.

上層保護膜15Uは、一例として膜密度が2.45g/cm以上、膜中の窒素の割合(N/O+N)が34atm%以上(100atm%のときが窒化シリコン膜)、膜中の水素濃度が1.5×1022atm/cm以上の酸窒化シリコン膜または窒化シリコン膜で構成する。For example, the upper protective film 15U has a film density of 2.45 g / cm 3 or more, a nitrogen ratio (N / O + N) of 34 atm% or more (a silicon nitride film when 100 atm%), and a hydrogen concentration in the film. Is made of a silicon oxynitride film or a silicon nitride film having a thickness of 1.5 × 10 22 atm / cm 3 or more.

なお、下層保護膜15Lを形成する工程と上層保護膜15Uを形成する工程との間に、必要に応じて加熱や光照射などの処理を加えてもよい。これは、製造途中の酸化物TFTにエネルギーを与え、チャネル層13、下層保護膜15L、およびそれらの界面から水分などの余剰物を除去するためである。   In addition, you may add processes, such as a heating and light irradiation, as needed between the process of forming lower protective film 15L, and the process of forming upper protective film 15U. This is because energy is applied to the oxide TFT in the middle of manufacture, and excess substances such as moisture are removed from the channel layer 13, the lower protective film 15L, and their interfaces.

次に、図11に示すように、フォトレジスト膜をマスクとして上層保護膜15Uをドライエッチングすることにより、ドレイン電極14dに達するコンタクトホール16を形成する。図示は省略するが、このとき、必要に応じてソース電極14sに達するコンタクトホールも同時に形成する。これらのコンタクトホール16は、下層保護膜15Lが形成されていない領域に配置し、コンタクトホール16の側壁に下層保護膜15Lが露出しないようにする。   Next, as shown in FIG. 11, the contact hole 16 reaching the drain electrode 14d is formed by dry etching the upper protective film 15U using the photoresist film as a mask. Although illustration is omitted, at this time, a contact hole reaching the source electrode 14s is simultaneously formed as necessary. These contact holes 16 are arranged in a region where the lower protective film 15L is not formed so that the lower protective film 15L is not exposed on the side wall of the contact hole 16.

その後、上層保護膜15Uの上部に堆積した導電膜をパターニングして上層配線17を形成することにより、図1〜図3に示した酸化物TFTが完成する。上層配線17を構成する導電膜としては、ゲート電極11を構成する導電膜として例示した金属膜や導電性金属酸化物膜、導電性金属窒化物膜を例示することができる。   Thereafter, the conductive film deposited on the upper layer protective film 15U is patterned to form the upper layer wiring 17, thereby completing the oxide TFT shown in FIGS. Examples of the conductive film constituting the upper wiring 17 include the metal film, conductive metal oxide film, and conductive metal nitride film exemplified as the conductive film constituting the gate electrode 11.

図12は、本実施の形態の酸化物TFTのId(ドレイン電流)−Vg(ゲート電圧)特性を示すグラフである。   FIG. 12 is a graph showing Id (drain current) -Vg (gate voltage) characteristics of the oxide TFT of this embodiment.

ここでは、下層保護膜15Lとして、膜密度=2.40g/cm、膜中の窒素の割合(N/O+N)=31atm%、膜中の水素濃度=0.8×1022atm/cm、膜厚=20nmの酸窒化シリコン膜を用いた。また、上層保護膜15Uとして、膜密度=2.45g/cm、膜中の窒素の割合(N/O+N)=34atm%、膜中の水素濃度=1.5×1022atm/cmの酸窒化シリコン膜を用いた。Here, as the lower protective film 15L, the film density = 2.40 g / cm 3 , the ratio of nitrogen in the film (N / O + N) = 31 atm%, the hydrogen concentration in the film = 0.8 × 10 22 atm / cm 3 A silicon oxynitride film having a film thickness of 20 nm was used. As the upper protective film 15U, the film density = 2.45 g / cm 3 , the ratio of nitrogen in the film (N / O + N) = 34 atm%, the hydrogen concentration in the film = 1.5 × 10 22 atm / cm 3 A silicon oxynitride film was used.

膜密度の測定は、リガク製GXR300を用いたX線反射率測定により行い、膜中の窒素の割合は、Philips製PW2800を用いた蛍光X線分析により測定した。また、膜中の水素濃度は、ULVAC−PHI製PHI ADEPT−1010を用いた二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により測定し、膜厚は、ファイブラボ製MARY−102を用いた単波長エリプソメトリーまたは電子顕微鏡観察により測定した。   The film density was measured by X-ray reflectivity measurement using GXR300 manufactured by Rigaku, and the ratio of nitrogen in the film was measured by fluorescent X-ray analysis using PW2800 manufactured by Philips. The hydrogen concentration in the film was measured by secondary ion mass spectrometry (SIMS) using PHI ADEPT-1010 manufactured by ULVAC-PHI, and the film thickness was measured using MARY-102 manufactured by Fibravo. It was measured by single wavelength ellipsometry or electron microscope observation.

上記酸化物TFTを高湿環境で500時間以上放置した後に特性を測定したところ、製造直後に測定した特性と同じであった。これにより、上記保護膜15は、雰囲気耐性が十分に高いことが明らかとなった。   When the characteristics of the oxide TFT were measured after being left in a high humidity environment for 500 hours or longer, the characteristics were the same as those measured immediately after production. This revealed that the protective film 15 has sufficiently high atmospheric resistance.

図13〜図16は、比較のために作製した酸化物TFTのId−Vg特性を示すグラフである。   13 to 16 are graphs showing Id-Vg characteristics of oxide TFTs manufactured for comparison.

図13は、保護膜を1層の酸化シリコン膜のみで構成した酸化物TFTのId−Vg特性である。この場合、初期特性は良好であったが、高湿環境で24時間放置したところ、酸化物TFTの特性が大きく劣化してしまった。すなわち、この保護膜は、雰囲気耐性が不十分であった。   FIG. 13 shows Id-Vg characteristics of an oxide TFT in which the protective film is composed of only one silicon oxide film. In this case, the initial characteristics were good, but when left in a high humidity environment for 24 hours, the characteristics of the oxide TFT were greatly deteriorated. That is, this protective film had insufficient atmospheric resistance.

図14は、保護膜を特許文献1と同様の構成にした酸化物TFTのId−Vg特性である。すなわち、保護膜を酸化シリコン膜(下層保護膜)と窒化シリコン膜(上層保護膜)の2層構造とした場合のId−Vg特性である。   FIG. 14 shows Id-Vg characteristics of an oxide TFT having a protective film having the same configuration as that of Patent Document 1. That is, it is the Id-Vg characteristic when the protective film has a two-layer structure of a silicon oxide film (lower protective film) and a silicon nitride film (upper protective film).

この場合、初期特性は、保護膜を1層の酸化シリコン膜のみで構成した酸化物TFT(図13)と同じく良好であったが、高湿環境に放置したところ、時間の経過と共に特性が劣化していった。この保護膜の雰囲気耐性は、1層の酸化シリコン膜のみで構成された保護膜よりも向上したが、まだ不十分であった。   In this case, the initial characteristics were as good as those of the oxide TFT (FIG. 13) in which the protective film was composed of only one layer of silicon oxide film, but the characteristics deteriorated over time when left in a high humidity environment. It began to. Although the atmospheric resistance of this protective film was improved over that of a protective film composed of only one silicon oxide film, it was still insufficient.

図15は、保護膜を1層の高密度酸窒化シリコン膜(図12の上層保護膜15Uと同一組成の酸窒化シリコン膜)のみで構成した酸化物TFTのId−Vg特性である。この場合は、酸窒化シリコン膜を成膜する際のエネルギーが高過ぎたため、保護膜を1層の窒化シリコン膜のみで構成した場合と同様、チャネル層13を構成する酸化物半導体が酸素欠損を引き起し、チャネル層13が導体化してしまった。   FIG. 15 shows Id-Vg characteristics of an oxide TFT in which the protective film is composed of only one layer of a high-density silicon oxynitride film (a silicon oxynitride film having the same composition as the upper protective film 15U in FIG. 12). In this case, since the energy for forming the silicon oxynitride film is too high, the oxide semiconductor forming the channel layer 13 has oxygen vacancies as in the case where the protective film is formed of only one silicon nitride film. As a result, the channel layer 13 became a conductor.

図16は、保護膜を1層の低密度酸窒化シリコン膜(図12の下層保護膜15Lと同一組成の酸窒化シリコン膜)のみで構成した酸化物TFTのId−Vg特性である。図13、図14の場合と同様、初期特性は、良好であったが、高湿環境に放置したところ、時間の経過と共に特性が劣化していった。この保護膜の雰囲気耐性は、図13、図14の保護膜よりも向上したが、まだ不十分であった。   FIG. 16 shows Id-Vg characteristics of an oxide TFT in which the protective film is composed of only one layer of a low-density silicon oxynitride film (a silicon oxynitride film having the same composition as the lower protective film 15L in FIG. 12). As in the case of FIGS. 13 and 14, the initial characteristics were good, but when left in a high humidity environment, the characteristics deteriorated over time. Although the atmospheric resistance of this protective film was improved over that of FIGS. 13 and 14, it was still insufficient.

以上のことから、酸化物TFTの保護膜としては、低密度の酸窒化シリコン膜からなる下層保護膜15Lと、高密度の酸窒化シリコン膜(窒化シリコン膜を含む)からなる上層保護膜15Uとの積層構造が最適であり、これにより、酸化物TFTの雰囲気耐性を大幅に向上できることが判明した。   From the above, as the protective film for the oxide TFT, the lower protective film 15L made of a low-density silicon oxynitride film and the upper protective film 15U made of a high-density silicon oxynitride film (including a silicon nitride film) It has been found that the laminated structure is optimal, which can significantly improve the atmospheric resistance of the oxide TFT.

なお、図1〜図3に示した酸化物TFTの下層保護膜15Lは、チャネル層13の上部全体を覆う構成になっているが、図17(平面図)、図18(図17のC−C線断面図)、図19(図17のD−D線断面図)に示すように、下層保護膜15Lがチャネル層13の上部の一部を覆う構成にしてもよい。   The lower layer protective film 15L of the oxide TFT shown in FIGS. 1 to 3 is configured to cover the entire upper portion of the channel layer 13, but FIG. 17 (plan view) and FIG. As shown in FIG. 19 (cross-sectional view taken along line C) and FIG. 19 (cross-sectional view taken along line DD in FIG. 17), the lower protective film 15 </ b> L may cover part of the upper portion of the channel layer 13.

また、図1〜図3に示した酸化物TFTは、下層保護膜15Lの上部に上層保護膜15Uを積層した2層の絶縁膜で保護膜15を構成しているが、3層以上の絶縁膜で保護膜15を構成することもできる。   In the oxide TFT shown in FIGS. 1 to 3, the protective film 15 is composed of two insulating films in which the upper protective film 15U is laminated on the lower protective film 15L. The protective film 15 can also be constituted by a film.

この場合は、チャネル層13と接する最下層の保護膜を、膜密度が2.45g/cm未満、膜中の窒素の割合(N/O+N)が34atm%未満、膜中の水素濃度が1.5×1022atm/cm未満の酸窒化シリコン膜で構成する。また、最上層の保護膜を、密度が2.45g/cm以上、膜中の窒素の割合(N/O+N)が34atm%以上、膜中の水素濃度が1.5×1022atm/cm以上の酸窒化シリコン膜または窒化シリコン膜で構成する。そして、上記2層の保護膜の間に、膜密度、膜中の窒素の割合、膜中の水素濃度が上記最下層の酸窒化シリコン膜よりも高く、かつ最上層の酸窒化シリコン膜よりも低い1層または複数層の酸窒化シリコン膜を挟み込めばよい。In this case, the lowermost protective film in contact with the channel layer 13 has a film density of less than 2.45 g / cm 3 , a ratio of nitrogen in the film (N / O + N) of less than 34 atm%, and a hydrogen concentration in the film of 1 It is composed of a silicon oxynitride film of less than 5 × 10 22 atm / cm 3 . The uppermost protective film has a density of 2.45 g / cm 3 or more, a nitrogen ratio (N / O + N) of 34 atm% or more, and a hydrogen concentration in the film of 1.5 × 10 22 atm / cm. It is composed of three or more silicon oxynitride films or silicon nitride films. Between the two protective films, the film density, the ratio of nitrogen in the film, and the hydrogen concentration in the film are higher than the lowermost silicon oxynitride film and higher than the uppermost silicon oxynitride film. A low-layer silicon oxynitride film or a lower layer may be sandwiched.

(実施の形態2)
図20は、本実施の形態の酸化物TFTを示す平面図、図21は、図20のE−E線断面図、図22は、図20のF−F線断面図である。
(Embodiment 2)
20 is a plan view showing the oxide TFT of this embodiment, FIG. 21 is a cross-sectional view taken along line EE in FIG. 20, and FIG. 22 is a cross-sectional view taken along line FF in FIG.

前記実施の形態1の酸化物TFTは、ソース電極14sおよびドレイン電極14dの上部に2層の絶縁膜(下層保護膜15Lおよび上層保護膜15U)を形成した。これに対し、本実施の形態の酸化物TFTは、2層の絶縁膜(下層保護膜15Lおよび上層保護膜15U)の間にソース電極14sおよびドレイン電極14dを挟み込んだ構成になっている。2層の絶縁膜(下層保護膜15Lおよび上層保護膜15U)の密度、膜中の窒素の割合、膜中の水素濃度は、前記実施の形態1と同じである。   In the oxide TFT of the first embodiment, two insulating films (lower protective film 15L and upper protective film 15U) are formed on the source electrode 14s and the drain electrode 14d. On the other hand, the oxide TFT of this embodiment has a configuration in which the source electrode 14s and the drain electrode 14d are sandwiched between two insulating films (the lower protective film 15L and the upper protective film 15U). The density of the two insulating films (the lower protective film 15L and the upper protective film 15U), the ratio of nitrogen in the film, and the hydrogen concentration in the film are the same as in the first embodiment.

本実施の形態の酸化物TFTを製造する場合は、まず、前記実施の形態1と同じ方法で基板10の上面にゲート電極11、ゲート絶縁膜12、チャネル層13をこの順に形成する。次に、チャネル層13の上部に低密度の酸窒化シリコン膜を堆積した後、この酸窒化シリコン膜をエッチングして下層保護膜15Lを形成する。   When manufacturing the oxide TFT of this embodiment, first, the gate electrode 11, the gate insulating film 12, and the channel layer 13 are formed in this order on the upper surface of the substrate 10 by the same method as in the first embodiment. Next, after depositing a low-density silicon oxynitride film on the channel layer 13, this silicon oxynitride film is etched to form a lower protective film 15L.

次に、下層保護膜15Lの上部に導電膜を堆積した後、この導電膜をエッチングすることにより、ソース電極14sおよびドレイン電極14dを形成する。その後、ソース電極14sおよびドレイン電極14dの上部に高密度の酸窒化シリコン膜または窒化シリコン膜を堆積することによって、上層保護膜15Uを形成する。   Next, after depositing a conductive film on the lower protective film 15L, the conductive electrode is etched to form the source electrode 14s and the drain electrode 14d. Thereafter, an upper layer protective film 15U is formed by depositing a high-density silicon oxynitride film or silicon nitride film on the source electrode 14s and the drain electrode 14d.

このように、ソース電極14sおよびドレイン電極14dの下層に下層保護膜15Lを配置した場合は、ソース電極14sおよびドレイン電極14dを構成する導電膜をエッチングする際、チャネル層13の表面が下層保護膜15Lで覆われているので、チャネル層13の表面がエッチングによるダメージを受けることがない。すなわち、下層保護膜15Lがエッチングストッパ層として機能するので、チャネル層13のダメージに起因する酸化物TFTの特性劣化を防ぐことができる。   As described above, when the lower protective film 15L is disposed under the source electrode 14s and the drain electrode 14d, when the conductive film constituting the source electrode 14s and the drain electrode 14d is etched, the surface of the channel layer 13 becomes the lower protective film. Since it is covered with 15L, the surface of the channel layer 13 is not damaged by etching. That is, since the lower protective film 15L functions as an etching stopper layer, it is possible to prevent deterioration of the characteristics of the oxide TFT due to damage to the channel layer 13.

また、本実施の形態によれば、低密度の酸窒化シリコン膜をドライエッチングして下層保護膜15Lを形成する際、基板バイアスやプラズマパワーを上げることにより、ソース電極14sまたはドレイン電極14dと接する領域のチャネル層13の酸素を欠損させて低抵抗化することができる。これにより、ソース電極14sとチャネル層13とのコンタクト抵抗、およびドレイン電極14dとチャネル層13とのコンタクト抵抗を下げることができるので、酸化物TFTの高性能化を図ることができる。   In addition, according to the present embodiment, when the lower protective film 15L is formed by dry etching the low density silicon oxynitride film, the substrate bias or plasma power is increased to contact the source electrode 14s or the drain electrode 14d. The resistance of the channel layer 13 in the region can be reduced by deficiency. Thereby, the contact resistance between the source electrode 14s and the channel layer 13 and the contact resistance between the drain electrode 14d and the channel layer 13 can be lowered, so that the performance of the oxide TFT can be improved.

なお、本実施の形態においても、膜密度、膜中の窒素の割合、膜中の水素濃度が互いに異なる3層以上の酸窒化シリコン膜で保護膜15を構成することができる。この場合も、最下層は、膜密度が最も低い酸窒化シリコン膜で構成し、最上層は、膜密度が最も高い酸窒化シリコン膜または窒化シリコン膜で構成する。そして、上記2層の酸窒化シリコン膜の間に、膜密度、膜中の窒素の割合、膜中の水素濃度が上記最下層の酸窒化シリコン膜よりも高く、かつ最上層の酸窒化シリコン膜よりも低い1層または複数層の酸窒化シリコン膜を挟み込めばよい。   In the present embodiment also, the protective film 15 can be composed of three or more silicon oxynitride films having different film densities, nitrogen ratios in the film, and hydrogen concentrations in the film. Also in this case, the lowermost layer is composed of a silicon oxynitride film having the lowest film density, and the uppermost layer is composed of a silicon oxynitride film or a silicon nitride film having the highest film density. And, between the two silicon oxynitride films, the film density, the ratio of nitrogen in the film, and the hydrogen concentration in the film are higher than the lowermost silicon oxynitride film, and the uppermost silicon oxynitride film A lower layer or layers of silicon oxynitride films may be sandwiched.

(実施の形態3)
図23は、本実施の形態の酸化物TFTを示す平面図、図24は、図23のG−G線断面図、図25は、図23のH−H線断面図である。
(Embodiment 3)
FIG. 23 is a plan view showing the oxide TFT of this embodiment, FIG. 24 is a cross-sectional view taken along the line GG of FIG. 23, and FIG. 25 is a cross-sectional view taken along the line H-H of FIG.

本実施の形態は、ボトムゲート/ボトムコンタクト型酸化物TFTに適用したものである。ここで、ボトムコンタクトとは、ソース電極14sおよびドレイン電極14dがチャネル層13よりも下層に配置された構造を意味している。   This embodiment is applied to a bottom gate / bottom contact type oxide TFT. Here, the bottom contact means a structure in which the source electrode 14 s and the drain electrode 14 d are disposed below the channel layer 13.

本実施の形態の酸化物TFTの製造方法は、ソース電極14sおよびドレイン電極14dを形成する工程とチャネル層13を形成する工程の順番が逆になった以外は、前記実施の形態1と同一である。   The manufacturing method of the oxide TFT of the present embodiment is the same as that of the first embodiment except that the order of the step of forming the source electrode 14s and the drain electrode 14d and the step of forming the channel layer 13 are reversed. is there.

本実施の形態によれば、ソース電極14sおよびドレイン電極14dを形成する際にチャネル層13のダメージに配慮する必要がないので、ソース電極14sおよびドレイン電極14dを構成する導電膜の材料、成膜方法および加工方法の選択幅を広げることができる。   According to the present embodiment, since it is not necessary to consider the damage of the channel layer 13 when forming the source electrode 14s and the drain electrode 14d, the material of the conductive film that forms the source electrode 14s and the drain electrode 14d, the film formation The selection range of methods and processing methods can be expanded.

なお、本実施の形態においても、膜密度、膜中の窒素の割合、膜中の水素濃度が互いに異なる3層以上の酸窒化シリコン膜で保護膜15を構成することができる。この場合も、最下層は、膜密度が最も低い酸窒化シリコン膜で構成し、最上層は、膜密度が最も高い酸窒化シリコン膜または窒化シリコン膜で構成する。そして、上記2層の酸窒化シリコン膜の間に、膜密度、膜中の窒素の割合、膜中の水素濃度が上記最下層の酸窒化シリコン膜よりも高く、かつ最上層の酸窒化シリコン膜よりも低い1層または複数層の酸窒化シリコン膜を挟み込めばよい。   In the present embodiment also, the protective film 15 can be composed of three or more silicon oxynitride films having different film densities, nitrogen ratios in the film, and hydrogen concentrations in the film. Also in this case, the lowermost layer is composed of a silicon oxynitride film having the lowest film density, and the uppermost layer is composed of a silicon oxynitride film or a silicon nitride film having the highest film density. And, between the two silicon oxynitride films, the film density, the ratio of nitrogen in the film, and the hydrogen concentration in the film are higher than the lowermost silicon oxynitride film, and the uppermost silicon oxynitride film A lower layer or layers of silicon oxynitride films may be sandwiched.

(実施の形態4)
図26は、本実施の形態の酸化物TFTを示す断面図である。前記実施の形態1〜3では、酸化物TFTを覆う保護膜15を複数層の絶縁膜で構成したが、本実施の形態の保護膜15Sは、膜の成長方向(基板10の上面に垂直な方向)に沿って密度、窒素の割合、水素濃度が連続的に増加する1層の酸窒化シリコン膜で構成されている。
(Embodiment 4)
FIG. 26 is a cross-sectional view showing the oxide TFT of this embodiment. In the first to third embodiments, the protective film 15 covering the oxide TFT is composed of a plurality of insulating films. However, the protective film 15S of the present embodiment has a film growth direction (perpendicular to the upper surface of the substrate 10). (Direction), and a single layer of silicon oxynitride film in which density, nitrogen ratio, and hydrogen concentration continuously increase.

上記保護膜15Sを構成する酸窒化シリコン膜は、チャネル層13と接する領域の膜密度が2.45g/cm未満、膜中の窒素の割合(N/O+N)が34atm%未満、膜中の水素濃度が1.5×1022atm/cm未満となっており、大気と接する最表面の膜密度が2.45g/cm以上、膜中の窒素の割合(N/O+N)が34atm%以上、膜中の水素濃度が1.5×1022atm/cm以上となっている。また、保護膜15Sの最表面付近は、実質的に酸素を含まない膜である窒化シリコン膜となっていてもよい。The silicon oxynitride film constituting the protective film 15S has a film density in a region in contact with the channel layer 13 of less than 2.45 g / cm 3 , a nitrogen ratio (N / O + N) in the film of less than 34 atm%, The hydrogen concentration is less than 1.5 × 10 22 atm / cm 3 , the film density on the outermost surface in contact with the atmosphere is 2.45 g / cm 3 or more, and the ratio of nitrogen in the film (N / O + N) is 34 atm%. As described above, the hydrogen concentration in the film is 1.5 × 10 22 atm / cm 3 or more. The vicinity of the outermost surface of the protective film 15S may be a silicon nitride film that is a film that does not substantially contain oxygen.

上記のような酸窒化シリコン膜は、例えばモノシラン(SiH)+アンモニア(NH)+Oからなる反応ガスを用いたCVD法で膜を堆積する際、Oガスに対するアンモニアガスの割合を次第に高くすることによって形成することができる。また別の例では、モノシラン(SiH)+窒素(N)+Oからなる反応ガスを用いたCVD法で膜を堆積する際に、Oガスに対するNガスの割合を次第に高くすることによって形成することもできる。The silicon oxynitride film as described above, for example, gradually deposits the ratio of ammonia gas to O 2 gas when the film is deposited by a CVD method using a reaction gas composed of monosilane (SiH 4 ) + ammonia (NH 3 ) + O 2. It can be formed by increasing the height. In another example, when the film is deposited by a CVD method using a reaction gas composed of monosilane (SiH 4 ) + nitrogen (N 2 ) + O 2 , the ratio of N 2 gas to O 2 gas is gradually increased. Can also be formed.

膜密度が連続的に変化する酸窒化シリコン膜で構成された本実施の形態の保護膜15Sは、膜密度が互いに異なる複数層の酸窒化シリコン膜で構成された前記実施の形態1〜3の保護膜15に比べて応力の急激な変化を抑制できることから、膜の剥離などによる酸化物TFTの劣化を抑制することができる。   The protective film 15S of the present embodiment configured by a silicon oxynitride film whose film density continuously changes is the same as that of the first to third embodiments configured by a plurality of layers of silicon oxynitride films having different film densities. Since a rapid change in stress can be suppressed as compared with the protective film 15, deterioration of the oxide TFT due to film peeling or the like can be suppressed.

本実施の形態は、図26に示したようなボトムゲート/トップコンタクト型酸化物TFTのみならず、図27に示すようなボトムゲート/ボトムコンタクト型酸化物TFTにも適用できることは勿論である。   This embodiment can be applied not only to the bottom gate / top contact type oxide TFT as shown in FIG. 26 but also to the bottom gate / bottom contact type oxide TFT as shown in FIG.

(実施の形態5)
図28は、前記実施の形態1〜4で説明した本発明の酸化物TFTを使用してアンテナ共振回路21、整流器22、変調器23、デジタル回路24などを構成したRFIDタグ20の概略構成を示している。
(Embodiment 5)
FIG. 28 shows a schematic configuration of the RFID tag 20 in which the antenna resonant circuit 21, the rectifier 22, the modulator 23, the digital circuit 24, and the like are formed using the oxide TFT of the present invention described in the first to fourth embodiments. Show.

RFIDタグ20は、例えば13.56MHzの高周波を使って外部のリーダ/ライタ25と無線で通信を行うことができるようになっている。また、酸化物TFTのチャネル層を構成する酸化物半導体(13)は、透明材料であることから、ICチップ内にほとんど透明な回路を形成することができる。   The RFID tag 20 can communicate wirelessly with an external reader / writer 25 using, for example, a high frequency of 13.56 MHz. Moreover, since the oxide semiconductor (13) constituting the channel layer of the oxide TFT is a transparent material, an almost transparent circuit can be formed in the IC chip.

例えば、ICチップの電極および配線をITOなどの透明導電膜で構成し、回路素子を本発明の酸化物TFTで構成することにより、例えば13.56MHzの高周波(RF)で送受信を行う透明な無線ICタグを作製することができる。このような無線ICタグは、従来のRFIDタグとは異なり、ICチップやアンテナがほぼ透明であることから、フィルムやカードに取り付けた場合、フィルムやカードにあらかじめ印刷された意匠を損なうことがない。   For example, by forming the electrodes and wiring of the IC chip with a transparent conductive film such as ITO and the circuit element with the oxide TFT of the present invention, a transparent wireless that transmits and receives at a high frequency (RF) of 13.56 MHz, for example. An IC tag can be manufactured. Such a wireless IC tag is different from a conventional RFID tag in that an IC chip and an antenna are almost transparent. Therefore, when the wireless IC tag is attached to a film or a card, the design printed on the film or the card is not damaged. .

(実施の形態6)
図29は、前記実施の形態1〜4で説明した本発明の酸化物TFTを使用した半導体装置のアレイ構成の一例を示す回路ブロック図である。本実施の形態の半導体装置は、本発明の酸化物TFTを含む素子を基板30上にアレイ状に配置した構成になっている。上記酸化物TFTをアレイ内の各素子のスイッチングトランジスタや駆動用トランジスタに用いることはもちろん、この酸化物TFTのゲート電極(11)と接続されるゲート配線31に信号を送るゲート線駆動回路32や、この酸化物TFTのソース電極(14s)と接続されるデータ配線33に信号を送るデータ線駆動回路34を構成するトランジスタに用いてもよい。この場合、各素子の酸化物TFTとゲート線駆動回路32あるいはデータ線駆動回路34内の酸化物TFTを並行して形成することができる。
(Embodiment 6)
FIG. 29 is a circuit block diagram showing an example of an array configuration of a semiconductor device using the oxide TFT of the present invention described in the first to fourth embodiments. The semiconductor device of this embodiment has a configuration in which elements including the oxide TFT of the present invention are arranged in an array on a substrate 30. Of course, the oxide TFT is used as a switching transistor or a driving transistor of each element in the array, as well as a gate line driving circuit 32 for sending a signal to the gate wiring 31 connected to the gate electrode (11) of the oxide TFT. The transistor may be used in a data line driving circuit 34 that sends a signal to the data wiring 33 connected to the source electrode (14s) of the oxide TFT. In this case, the oxide TFT of each element and the oxide TFT in the gate line driving circuit 32 or the data line driving circuit 34 can be formed in parallel.

アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図30に示すような構成になる。図中のx方向に延在するゲート配線31に走査信号が供給されると、TFT35がオンし、このオンされたTFT35を通して、図中のy方向に延在するデータ配線33からの映像信号が画素電極36に供給される。   When the array described above is applied to an active matrix liquid crystal display device, each element has a configuration as shown in FIG. 30, for example. When a scanning signal is supplied to the gate wiring 31 extending in the x direction in the figure, the TFT 35 is turned on, and the video signal from the data wiring 33 extending in the y direction in the figure is passed through the turned on TFT 35. It is supplied to the pixel electrode 36.

なお、ゲート配線31は、図中のy方向に並設され、データ配線33は、図中のx方向に並設され、隣接する一対のゲート配線31と隣接する一対のデータ配線33とで囲まれた領域(画素領域)に画素電極36が配置されている。この場合、例えば、データ配線33がソース電極と電気的に接続され、画素電極36がドレイン電極と電気的に接続される。あるいは、データ配線33がソース電極を兼ねてもよい。また、液晶表示装置に限らず、有機EL表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタに酸化物TFTを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタに酸化物TFTを適用してもよい。   The gate lines 31 are arranged in parallel in the y direction in the figure, and the data lines 33 are arranged in parallel in the x direction in the figure and are surrounded by a pair of adjacent gate lines 31 and a pair of adjacent data lines 33. A pixel electrode 36 is arranged in the area (pixel area). In this case, for example, the data line 33 is electrically connected to the source electrode, and the pixel electrode 36 is electrically connected to the drain electrode. Alternatively, the data wiring 33 may also serve as the source electrode. Further, the above-described array may be applied not only to a liquid crystal display device but also to an organic EL display device. In this case, an oxide TFT is applied to a transistor constituting the pixel circuit. Further, the above-described array may be applied to a memory element, and an oxide TFT may be applied to a selection transistor.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、酸化物TFTを有する半導体装置に適用することができる。   The present invention can be applied to a semiconductor device having an oxide TFT.

10 基板
11 ゲート電極
12 ゲート絶縁膜
13 チャネル層
14d ドレイン電極
14s ソース電極
15、15S 保護膜
15L 下層保護膜
15U 上層保護膜
16 コンタクトホール
17 上層配線
20 RFIDタグ
21 アンテナ共振回路
22 整流器
23 変調器
24 デジタル回路
25 リーダ/ライタ
30 基板
31 ゲート配線
32 ゲート線駆動回路
33 データ配線
34 データ線駆動回路
35 TFT
36 画素電極
10 substrate 11 gate electrode 12 gate insulating film 13 channel layer 14d drain electrode 14s source electrode 15, 15S protective film 15L lower protective film 15U upper protective film 16 contact hole 17 upper wiring 20 RFID tag 21 antenna resonance circuit 22 rectifier 23 modulator 24 Digital circuit 25 Reader / writer 30 Substrate 31 Gate wiring 32 Gate line driving circuit 33 Data wiring 34 Data line driving circuit 35 TFT
36 pixel electrodes

Claims (12)

基板の上面に薄膜トランジスタが形成され、前記薄膜トランジスタの上部に保護膜が形成された半導体装置であって、
前記薄膜トランジスタは、前記基板の上面に形成されたゲート電極と、前記ゲート電極の上部に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上部に形成された酸化物半導体膜からなるチャネル層と、前記チャネル層に電気的に接続されたソース、ドレイン電極とを備え、
前記保護膜は、少なくとも一部が前記チャネル層の上面と接するように形成された第1酸窒化シリコン膜と、前記基板の前記第1酸窒化シリコン膜よりも上部に形成され、前記第1酸窒化シリコン膜よりも膜密度が高い第2酸窒化シリコン膜または窒化シリコン膜とを含んだ多層膜からなることを特徴とする半導体装置。
A semiconductor device in which a thin film transistor is formed on an upper surface of a substrate and a protective film is formed on the thin film transistor,
The thin film transistor includes a gate electrode formed on an upper surface of the substrate, a gate insulating film formed on the gate electrode, a channel layer made of an oxide semiconductor film formed on the gate insulating film, A source electrode and a drain electrode electrically connected to the channel layer;
The protective film is formed on at least a portion of the first silicon oxynitride film formed so as to be in contact with the upper surface of the channel layer, and on the substrate above the first silicon oxynitride film, A semiconductor device comprising a multilayer film including a second silicon oxynitride film or a silicon nitride film having a film density higher than that of a silicon nitride film.
前記第1酸窒化シリコン膜は、膜密度が2.45g/cm未満であり、前記第2酸窒化シリコン膜または窒化シリコン膜は、膜密度が2.45g/cm以上であることを特徴とする請求項1記載の半導体装置。The first silicon oxynitride film has a film density of less than 2.45 g / cm 3 , and the second silicon oxynitride film or the silicon nitride film has a film density of 2.45 g / cm 3 or more. The semiconductor device according to claim 1. 前記第1酸窒化シリコン膜は、膜中の窒素と酸素の総量に対する窒素の割合が34atm%未満であり、前記第2酸窒化シリコン膜は、膜中の窒素と酸素の総量に対する窒素の割合が34atm%以上であることを特徴とする請求項1記載の半導体装置。   The first silicon oxynitride film has a ratio of nitrogen to the total amount of nitrogen and oxygen in the film of less than 34 atm%, and the second silicon oxynitride film has a ratio of nitrogen to the total amount of nitrogen and oxygen in the film. 2. The semiconductor device according to claim 1, wherein the semiconductor device is at least 34 atm%. 前記第1酸窒化シリコン膜は、膜中の水素濃度が1.5×1022atm/cm未満であり、前記第2酸窒化シリコン膜は、膜中の水素濃度が1.5×1022atm/cm以上であることを特徴とする請求項1記載の半導体装置。The first silicon oxynitride film has a hydrogen concentration of less than 1.5 × 10 22 atm / cm 3 , and the second silicon oxynitride film has a hydrogen concentration of 1.5 × 10 22 in the film. The semiconductor device according to claim 1, wherein the semiconductor device is atm / cm 3 or more. 前記第1酸窒化シリコン膜の膜厚は、20nm以上であることを特徴とする請求項1記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the first silicon oxynitride film has a thickness of 20 nm or more. 前記第1酸窒化シリコン膜は、その端部を含めた全体が前記第2酸窒化シリコン膜で覆われていることを特徴とする請求項1記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the first silicon oxynitride film is entirely covered with the second silicon oxynitride film including an end portion thereof. 前記ソース、ドレイン電極は、前記チャネル層よりも上層に配置され、前記第1酸窒化シリコン膜は、前記ソース、ドレイン電極よりも上層に配置され、前記第2酸窒化シリコン膜または前記窒化シリコン膜は、前記第1酸窒化シリコン膜よりも上層に配置されていることを特徴とする請求項1記載の半導体装置。   The source and drain electrodes are disposed above the channel layer, and the first silicon oxynitride film is disposed above the source and drain electrodes, and the second silicon oxynitride film or the silicon nitride film The semiconductor device according to claim 1, wherein the semiconductor device is disposed in an upper layer than the first silicon oxynitride film. 前記第1酸窒化シリコン膜は、前記チャネル層よりも上層に配置され、前記ソース、ドレイン電極は、前記第1酸窒化シリコン膜よりも上層に配置され、前記第2酸窒化シリコン膜または前記窒化シリコン膜は、前記ソース、ドレイン電極よりも上層に配置されていることを特徴とする請求項1記載の半導体装置。   The first silicon oxynitride film is disposed above the channel layer, and the source and drain electrodes are disposed above the first silicon oxynitride film, and the second silicon oxynitride film or the nitride 2. The semiconductor device according to claim 1, wherein the silicon film is arranged in an upper layer than the source and drain electrodes. 前記チャネル層は、前記ソース、ドレイン電極よりも上層に配置されていることを特徴とする請求項1記載の半導体装置。   The semiconductor device according to claim 1, wherein the channel layer is disposed above the source and drain electrodes. 前記酸化物半導体膜は、In、Zn、Cd、Al、Ga、Si、Sn、Ce、Ge、Hfのうち、いずれか一種以上の元素が酸素と結合した酸化物からなることを特徴とする請求項1記載の半導体装置。   The oxide semiconductor film is made of an oxide in which any one or more elements of In, Zn, Cd, Al, Ga, Si, Sn, Ce, Ge, and Hf are combined with oxygen. Item 14. A semiconductor device according to Item 1. 基板の上面に薄膜トランジスタが形成され、前記薄膜トランジスタの上部に保護膜が形成された半導体装置であって、
前記薄膜トランジスタは、前記基板の上面に形成されたゲート電極と、前記ゲート電極の上部に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上部に形成された酸化物半導体膜からなるチャネル層と、前記チャネル層に電気的に接続されたソース、ドレイン電極とを備え、
前記保護膜は、少なくとも一部が前記チャネル層の上面と接するように形成され、かつ膜の成長方向に沿って密度が連続的に増加する酸窒化シリコン膜で構成されていることを特徴とする半導体装置。
A semiconductor device in which a thin film transistor is formed on an upper surface of a substrate and a protective film is formed on the thin film transistor,
The thin film transistor includes a gate electrode formed on an upper surface of the substrate, a gate insulating film formed on the gate electrode, a channel layer made of an oxide semiconductor film formed on the gate insulating film, A source electrode and a drain electrode electrically connected to the channel layer;
The protective film is formed of a silicon oxynitride film which is formed so that at least a part thereof is in contact with the upper surface of the channel layer and whose density continuously increases along the growth direction of the film. Semiconductor device.
前記酸窒化シリコン膜は、前記チャネル層の上面と接する領域の膜密度が2.45g/cm未満であり、最表面の膜密度が2.45g/cm以上であることを特徴とする請求項11記載の半導体装置。The silicon oxynitride film has a film density in a region in contact with the upper surface of the channel layer of less than 2.45 g / cm 3 and a film density of an outermost surface of 2.45 g / cm 3 or more. Item 12. A semiconductor device according to Item 11.
JP2012542854A 2010-11-10 2011-10-19 Semiconductor device Expired - Fee Related JP5624628B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012542854A JP5624628B2 (en) 2010-11-10 2011-10-19 Semiconductor device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010252023 2010-11-10
JP2010252023 2010-11-10
PCT/JP2011/074006 WO2012063614A1 (en) 2010-11-10 2011-10-19 Semiconductor device
JP2012542854A JP5624628B2 (en) 2010-11-10 2011-10-19 Semiconductor device

Publications (2)

Publication Number Publication Date
JPWO2012063614A1 true JPWO2012063614A1 (en) 2014-05-12
JP5624628B2 JP5624628B2 (en) 2014-11-12

Family

ID=46050767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012542854A Expired - Fee Related JP5624628B2 (en) 2010-11-10 2011-10-19 Semiconductor device

Country Status (2)

Country Link
JP (1) JP5624628B2 (en)
WO (1) WO2012063614A1 (en)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102029286B1 (en) * 2012-03-09 2019-10-07 버슘머트리얼즈 유에스, 엘엘씨 Barrier materials for display devices
CN107123688B (en) * 2012-06-29 2021-04-09 株式会社半导体能源研究所 Semiconductor device with a plurality of semiconductor chips
US9287411B2 (en) 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI782259B (en) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 Semiconductor device and method for manufacturing the same
JP6370048B2 (en) * 2013-01-21 2018-08-08 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
CN105051907A (en) * 2013-03-19 2015-11-11 应用材料公司 Multilayer passivation or etch stop TFT
JP6198434B2 (en) * 2013-04-11 2017-09-20 株式会社半導体エネルギー研究所 Display device and electronic device
KR102089314B1 (en) * 2013-05-14 2020-04-14 엘지디스플레이 주식회사 Oxide thin film transistor and method of fabricating the same
US10700210B2 (en) 2014-11-28 2020-06-30 Sharp Kabushiki Kaisha Semiconductor device, and manufacturing method for same
JP6768462B2 (en) * 2016-11-17 2020-10-14 三菱電機株式会社 Thin film transistor, thin film transistor substrate, liquid crystal display device, and thin film transistor manufacturing method
CN112242298B (en) * 2020-09-14 2022-06-07 北海惠科光电技术有限公司 Manufacturing method of silicon nitride film, thin film transistor and display panel

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007036216A (en) * 2005-06-24 2007-02-08 Semiconductor Energy Lab Co Ltd Semiconductor device and wireless communication system
JP2009141002A (en) * 2007-12-04 2009-06-25 Canon Inc Oxide semiconductor element having insulating layer, and display device using the same
JP2010073894A (en) * 2008-09-18 2010-04-02 Sony Corp Thin-film transistor and method of manufacturing the same
JP2010114413A (en) * 2008-10-08 2010-05-20 Sony Corp Thin-film transistor and display device
JP2010182819A (en) * 2009-02-04 2010-08-19 Sony Corp Thin-film transistor, and display device
JP2010205987A (en) * 2009-03-04 2010-09-16 Sony Corp Thin film transistor, method for manufacturing the same, and display

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5210594B2 (en) * 2006-10-31 2013-06-12 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
JP2010093172A (en) * 2008-10-10 2010-04-22 Fujifilm Corp Sealed device
KR101980167B1 (en) * 2008-11-07 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method of manufacturing a semiconductor device
US8247812B2 (en) * 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007036216A (en) * 2005-06-24 2007-02-08 Semiconductor Energy Lab Co Ltd Semiconductor device and wireless communication system
JP2009141002A (en) * 2007-12-04 2009-06-25 Canon Inc Oxide semiconductor element having insulating layer, and display device using the same
JP2010073894A (en) * 2008-09-18 2010-04-02 Sony Corp Thin-film transistor and method of manufacturing the same
JP2010114413A (en) * 2008-10-08 2010-05-20 Sony Corp Thin-film transistor and display device
JP2010182819A (en) * 2009-02-04 2010-08-19 Sony Corp Thin-film transistor, and display device
JP2010205987A (en) * 2009-03-04 2010-09-16 Sony Corp Thin film transistor, method for manufacturing the same, and display

Also Published As

Publication number Publication date
WO2012063614A1 (en) 2012-05-18
JP5624628B2 (en) 2014-11-12

Similar Documents

Publication Publication Date Title
JP5624628B2 (en) Semiconductor device
US11804495B2 (en) Thin film transistor array substrate and manufacturing method thereof
US8912537B2 (en) Semiconductor device, RFID tag using the same and display device
US8778722B2 (en) TFT substrate and method for producing TFT substrate
JP6262276B2 (en) Oxide thin film transistor and method for manufacturing the same
US8288766B2 (en) Thin film transistor array substrate and method of manufacturing the same
JP5503667B2 (en) Field effect transistor and method of manufacturing field effect transistor
EP1981085A1 (en) Tft substrate, reflective tft substrate and method for manufacturing such substrates
CN109768082B (en) Thin film transistor having hydrogen blocking layer and display device including the same
US20110049508A1 (en) Thin film transistor and method for manufacturing the same
JP2015128153A (en) Semiconductor device and method of manufacturing the same
US9076721B2 (en) Oxynitride channel layer, transistor including the same and method of manufacturing the same
JP6260326B2 (en) Thin film transistor device and manufacturing method thereof
CN106463407A (en) Thin film transistor, thin film transistor array substrate, display device, and preparation method thereof
JP5666616B2 (en) Manufacturing method of oxide semiconductor device
CN113270445A (en) Display device
KR101375853B1 (en) Oxide thin film transistor and method of fabricating the same
JP6209918B2 (en) THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR
JP6264015B2 (en) THIN FILM TRANSISTOR AND METHOD FOR PRODUCING THIN FILM TRANSISTOR
CN115735428A (en) Oxide thin film transistor, preparation method thereof and display device
KR20240147489A (en) Semiconductor device and manufacturing method of the same
KR20240147486A (en) Semiconductor device and manufacturing method of semiconductor device
JP2014157907A (en) Thin film transistor and manufacturing method of the same

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140916

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140926

R150 Certificate of patent or registration of utility model

Ref document number: 5624628

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees