JPWO2018181815A1 - 負荷駆動装置 - Google Patents

Abstract

負荷駆動装置において、負荷に接続されたスイッチ素子をオン／オフさせるロジック部３０は、電源投入からマイコンによる外部リセット解除までの間（つまり、Ｓ１０＝Ｈ、ＸＲＳＴ＝Ｌである間）、スイッチ素子をデフォルトでオンしておくようにスイッチ信号Ｓ３を生成するスイッチ信号生成回路３１と、外部リセット解除後、過電流検出信号Ｓ６０に応じてスイッチ素子を強制オフさせるようにスイッチ信号Ｓ３の出力制限を行う過電流保護回路３２と、電源投入からマイコンによる外部リセット解除までの間、過電流検出信号Ｓ６０をラッチトリガとしてスイッチ素子を強制オフするようにスイッチ信号Ｓ３の出力制限を行うラッチ回路３３と、を含む。

Description

本発明は、負荷駆動装置に関する。

従来より、スイッチ素子をオン／オフさせて負荷を駆動する負荷駆動装置は、過電流が流れるスイッチ素子を強制的にオフさせる機能（＝過電流保護機能）を備えている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１２−０３９７６１号公報

しかしながら、従来の負荷駆動装置では、電源投入直後のリセット期間中に過電流保護機能が働かないという課題があった。そのため、リセット期間中にスイッチ素子をオンしておく必要のあるアプリケーションでは、その安全性について改善の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、リセット期間中でも過電流保護動作を行うことのできる負荷駆動装置を提供することを目的とする。

本明細書中に開示されている負荷駆動装置は、負荷に接続されたスイッチ素子を含むドライバ部と、前記スイッチ素子をオン／オフさせるロジック部と、前記スイッチ素子に流れる電流を監視して過電流検出信号を生成する過電流検出部と、を有し、前記ロジック部は、電源投入からマイコンによる外部リセット解除までの間、前記スイッチ素子をデフォルトでオンしておくようにスイッチ信号を生成するスイッチ信号生成回路と；外部リセット解除後、前記過電流検出信号に応じて前記スイッチ素子を強制オフさせるように前記スイッチ信号の出力制限を行う過電流保護回路と；電源投入から前記マイコンによる外部リセット解除までの間、前記過電流検出信号をラッチトリガとして前記スイッチ素子を強制オフするように前記スイッチ信号の出力制限を行うラッチ回路と；を含む構成（第１の構成）とされている。

第１の構成から成る負荷駆動装置において、前記ラッチ回路は、データ端がラッチ出力時の論理レベルに固定されており、クロック端に前記過電流検出信号が入力されており、リセット端に前記マイコンからの外部リセット信号が入力されており、出力端からラッチ信号が出力されているＤフリップフロップと；前記外部リセット信号がリセット時の論理レベルであって、かつ、前記ラッチ信号が前記ラッチ出力時の論理レベルであるときに、前記スイッチ信号をスイッチオフ時の論理レベルに固定する論理ゲートとを含む構成（第２の構成）にするとよい。

第１または第２の構成から成る負荷駆動装置において、前記過電流保護回路は、前記過電流検出信号が所定のマスク時間に亘って過電流検出時の論理レベルを維持したときに、前記スイッチ信号の出力制限を開始する構成（第３の構成）にするとよい。

第１〜第３いずれかの構成から成る負荷駆動装置において、前記過電流保護回路は、前記スイッチ信号の出力制限を開始してから所定の強制オフ時間が経過したときに、前記スイッチ信号の出力制限を解除する構成（第４の構成）にするとよい。

第１〜第４いずれかの構成から成る負荷駆動装置において、前記ドライバ部は、前記スイッチ素子として、前記負荷の第１端に接続された第１上側スイッチ素子及び第１下側スイッチ素子と、前記負荷の第２端に接続された第２上側スイッチ素子及び第２下側スイッチ素子とを含むＨブリッジ型であり、前記ロジック部は、電源投入から前記マイコンによる外部リセット解除までの間、前記第１上側スイッチ素子及び前記第２上側スイッチ素子をいずれもオフとし、前記第１下側スイッチ素子及び前記第２下側スイッチ素子をいずれもオンとする構成（第５の構成）にするとよい。

第５の構成から成る負荷駆動装置において、前記ラッチ回路は、電源投入から前記マイコンによる外部リセット解除までの間、前記過電流検出信号をラッチトリガとして前記第１下側スイッチ素子及び前記第２下側スイッチ素子を強制オフするように前記スイッチ信号の出力制限を行う構成（第６の構成）にするとよい。

第５または第６の構成から成る負荷駆動装置において、前記過電流検出部は、前記第１上側スイッチ素子、前記第２上側スイッチ素子、前記第１下側スイッチ素子、及び、前記第２下側スイッチ素子にそれぞれ流れる電流を監視する複数の検出回路を含む構成（第７の構成）にするとよい。

また、本明細書中に開示されている電子機器は、負荷と、前記負荷を駆動する第１〜第７いずれかの構成から成る負荷駆動装置と、前記負荷駆動装置に外部リセット信号を供給するマイコンと、を有する構成（第８の構成）とされている。

第８の構成から成る電子機器において、前記負荷はモータである構成（第９の構成）にするとよい。

また、本明細書中に開示されている車両は、第９の構成から成る電子機器と、前記電子機器に電力を供給するバッテリと、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、リセット期間中でも過電流保護動作を行うことのできる負荷駆動装置を提供することが可能となる。

電子機器の全体構成を示すブロック図 各動作モードにおけるゲート信号生成動作を説明するための波形図 正転モードの駆動電流経路を示す模式図 逆転モードの駆動電流経路を示す模式図 ブレーキモードの駆動電流経路を示す模式図 アイドルモードの駆動電流経路を示す模式図 過電流検出部の一構成例を示す回路図 ロジック部の第１実施形態を示すブロック図 定常時における過電流保護動作の一例を示すタイミングチャート 起動時における過電流保護動作の一例を示すタイミングチャート ロジック部の第２実施形態を示すブロック図 起動時における過電流保護動作の改善例を示すタイミングチャート 車両の一構成例を示す外観図

＜電子機器＞
図１は、電子機器の全体構成を示すブロック図である。本構成例の電子機器１００は、モータ駆動装置１と、マイコン２と、モータ３と、電源装置４と、を有する。

モータ駆動装置１は、入力電圧Ｖｉｎ及び電源電圧Ｖｃｃの供給を受けて動作し、マイコン２からの外部制御信号ＸＣＴＲＬと外部リセット信号ＸＲＳＴに応じてモータ３を駆動する負荷駆動装置の一例である。

マイコン２は、電源電圧Ｖｃｃの供給を受けて動作し、電子機器１００の動作を統括的に制御する。例えば、モータ３の駆動制御に関して、マイコン２は、モータ駆動装置１に外部制御信号ＸＣＴＲＬと外部リセット信号ＸＲＳＴを供給する。外部制御信号ＸＣＴＲＬは、モータ３の動作モード（正転：ＦＷＤ、逆転：ＲＥＶ、ブレーキ：ＢＲＫ、アイドル：ＩＤＬ）や回転速度を指定するための制御コマンドを含む。一方、外部リセット信号ＸＲＳＴは、モータ駆動装置１を初期状態にリセットするための二値信号である。

モータ３は、モータ駆動装置１により駆動される負荷である。本図の例では、モータ３として、モータコイルに流れる電流に応じた方向に回転する単相のブラシ付き直流モータが用いられている。

電源装置４は、入力電圧Ｖｉｎから所望の電源電圧Ｖｃｃを生成して、モータ駆動装置１やマイコン２に供給する半導体装置（いわゆるレギュレータＩＣ）である。

＜モータ駆動装置＞
引き続き、図１を参照しながら、モータ駆動装置１の構成及び動作について詳述する。本構成例のモータ駆動装置１は、パワーオンリセット部１０と、発振部２０と、ロジック部３０と、プリドライバ部４０と、ドライバ部５０と、過電流検出部６０と、を集積化した半導体装置（いわゆるモータドライバＩＣ）である。

パワーオンリセット部１０は、電源電圧Ｖｃｃを監視してパワーオンリセット信号Ｓ１０を生成する。パワーオンリセット信号Ｓ１０は、電源電圧Ｖｃｃが閾値電圧Ｖｔｈよりも低いときにローレベル（＝パワーオンリセット時の論理レベル）となり、電源電圧Ｖｃｃが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝パワーオンリセット解除時の論理レベル）となる。

発振部２０は、発振周波数ｆｃのクロック信号Ｓ２０を生成してロジック部２０に供給する。クロック信号Ｓ２０は、ロジック部２０の駆動クロックとして用いられる。なお、発振部２０は、外部リセット信号ＸＲＳＴに応じてリセット制御される。具体的に述べると、発振部２０は、外部リセット信号ＸＲＳＴがローレベル（＝外部リセット時の論理レベル）であるときにクロック生成動作を停止し、外部リセット信号ＸＲＳＴがハイレベル（＝外部リセット解除時の論理レベル）であるときにクロック生成動作を実施する。

ロジック部３０は、電源電圧Ｖｃｃの供給を受けてドライバ部５０に含まれるトランジスタ５１〜５４のオン／オフ制御を行うための回路部であり、外部制御信号ＸＣＴＲＬに応じてスイッチ信号Ｓ１〜Ｓ４を生成する。なお、ロジック部３０は、パワーオンリセット信号Ｓ１０と外部リセット信号ＸＲＳＴの双方に応じてリセット制御される。さらに、ロジック部３０は、過電流検出信号Ｓ６０に応じてスイッチ信号Ｓ１〜Ｓ４の出力制限を行う機能（＝いわゆる過電流保護機能）も備えている。ロジック部３０の構成や動作については後述する。

プリドライバ部４０は、スイッチ信号Ｓ１〜Ｓ４に応じてトランジスタ５１〜５４を実際に駆動するための回路部であり、プリドライバ４１〜４４を含む。プリドライバ４１〜４４は、それぞれ、スイッチ信号Ｓ１〜Ｓ４の入力を受けてゲート信号Ｇ１〜Ｇ４を生成し、これらをトランジスタ５１〜５４に出力する。

ドライバ部５０は、モータ３に対してＨブリッジ型に接続された４つのトランジスタ５１〜５４（ＰＭＯＳＦＥＴ５１及び５２、ＮＭＯＳＦＥＴ５３及び５４）を含む。なお、トランジスタ５１は、モータ３の第１端（＝出力電圧ＶＰの印加端）に接続された第１上側スイッチ素子に相当する。トランジスタ５２は、モータ３の第２端（＝出力電圧ＶＮの印加端）に接続された第２上側スイッチ素子に相当する。トランジスタ５３は、モータ３の第１端に接続された第１下側スイッチ素子に相当する。トランジスタ５４は、モータ３の第２端に接続された第２下側スイッチ素子に相当する。

各素子の接続関係について具体的に説明する。トランジスタ５１及び５２のソースとバックゲートは、いずれも入力端子（＝入力電圧Ｖｉｎの印加端）に接続されている。トランジスタ５３及び５４のソースとバックゲートは、いずれも接地端子（＝接地電圧ＧＮＤの印加端）に接続されている。トランジスタ５１及び５３のドレインは、いずれもモータ３の第１端が外付けされる第１出力端子に接続されている。トランジスタ５２及び５４のドレインは、いずれもモータ３の第２端が外付けされる第２出力端子に接続されている。

トランジスタ５１〜５４のゲートは、それぞれプリドライバ４１〜４４の出力端（＝ゲート信号Ｇ１〜Ｇ４の印加端）に接続されている。なお、トランジスタ５１及び５２は、それぞれ、ゲート信号Ｇ１及びＧ２がハイレベルであるときにオフして、ゲート信号Ｇ１及びＧ２がローレベルであるときにオンする。一方、トランジスタ５３及び５４は、それぞれ、ゲート信号Ｇ３及びＧ４がハイレベルであるときにオンして、ゲート信号Ｇ３及びＧ４がローレベルであるときにオフする。

過電流検出部６０は、トランジスタ５１〜５４にそれぞれ流れる出力電流Ｉ１〜Ｉ４を個別に監視する検出回路６１〜６４を含み、それぞれの検出結果に応じた過電流検出信号Ｓ６０を出力する。過電流検出信号Ｓ６０は、検出回路６１〜６４のいずれでも過電流が検出されていないときにローレベル（＝過電流未検出時の論理レベル）となり、検出回路６１〜６４の少なくとも一つで過電流が検出されているときにハイレベル（＝過電流検出時の論理レベル）となる。ただし、過電流の検出手法はこれに限定されるものではなく、例えば、ドライバ部５０から接地端子に流れるシンク電流を監視して一元的に過電流を検出する構成としてもよい。また、本図では、図示の便宜上、検出回路６１〜６４それぞれの検出信号を一系統の過電流検出信号Ｓ６０に纏めてロジック部３０に送出しているが、検出回路６１〜６４でそれぞれ生成される４系統の検出信号を各個にロジック部３０へ送出してもよい。なお、ノイズ等に起因する誤動作を防止するためには、出力オフ時に過電流を検出してもロジック部３０が保護動作を行わない構成とすることが望ましい。

＜動作モード＞
図２は、各動作モード（正転：ＦＷＤ、逆転：ＲＥＶ、ブレーキ：ＢＲＫ、アイドル：ＩＤＬ）におけるゲート信号生成動作を説明するための波形図である。また、図３Ａ〜図３Ｄは、それぞれ、各動作モード（正転、逆転、ブレーキ、アイドル）の駆動電流経路を示す模式図である。

正転モード（ＦＷＤ）では、トランジスタ５１及び５４をオンしてトランジスタ５２及び５３をオフするようにゲート信号Ｇ１〜Ｇ４が生成される。このようなゲート駆動により、図３Ａの破線矢印で示す経路に駆動電流が流れて、モータ３が正転駆動される。

逆転モード（ＲＥＶ）では、トランジスタ５１及び５４をオフしてトランジスタ５２及び５３をオンするようにゲート信号Ｇ１〜Ｇ４が生成される。このようなゲート駆動により、図３Ｂの破線矢印で示す経路に駆動電流が流れて、モータ３が逆転駆動される。

ブレーキモード（ＢＲＫ）では、トランジスタ５１及び５２をオフしてトランジスタ５３及び５４をオンするようにゲート信号Ｇ１〜Ｇ４が生成される。このようなゲート駆動により、図３Ｃの破線矢印で示す経路にモータ３の両端が接地端にショートされて、モータ３が制動される。

アイドルモード（ＩＤＬ）では、トランジスタ５１〜５４をいずれもオフするようにゲート信号Ｇ１〜Ｇ４が生成される。このようなゲート駆動により、図３Ｄの破線矢印で示す経路（＝トランジスタ５１〜５４に付随するボディダイオードを介する経路）に逆起電流が流れて、モータ３の空転に伴う電力回生が行われる。なお、電力回生を行わない場合には、モータ３が単にフリーの状態となる。

＜過電流検出部＞
図４は、過電流検出部６０の一構成例を示す回路図である。本構成例の過電流検出部６０は、先に述べた検出回路６１〜６４のほかにＯＲゲート６５を含む。なお、本図では、説明の便宜上、ＯＲゲート６５が過電流検出部６０の構成要素であるものとして説明を行うが、モータ駆動装置１の構成は何らこれに限定されるものではなく、ＯＲゲート６５をロジック部３０の構成要素としてもよい。

検出回路６１〜６４は、それぞれ、出力電流Ｉ１〜Ｉ４を監視して検出信号Ｓ６１〜Ｓ６４を生成する。検出信号Ｓ６＊（ただし＊＝１〜４、以下も同様）は、出力電流Ｉ＊が閾値電流Ｉｔｈ＊よりも小さいときにローレベル（＝過電流未検出時の論理レベル）となり、出力電流Ｉ＊が閾値電流Ｉｔｈ＊よりも大きいときにハイレベル（＝過電流検出時の論理レベル）となる。

ＯＲゲート６５は、検出信号Ｓ６１〜Ｓ６４の論理和演算を行うことにより、過電流検出信号Ｓ６０を生成する。従って、過電流検出信号Ｓ６０は、検出信号Ｓ６１〜Ｓ６４の全てがローレベルであるときにローレベル（＝過電流未検出時の論理レベル）となり、検出信号Ｓ６１〜Ｓ６４の少なくとも一つがハイレベルであるときにハイレベル（＝過電流検出時の論理レベル）となる。なお、ＯＲゲート６５をロジック部３０の構成要素とする場合には、検出信号Ｓ６１〜Ｓ６４を個別にロジック部３０へ送出すればよい。

次に、検出回路６１〜６４の構成及び動作について、特に、トランジスタ５１及び５３に接続されている検出回路６１及び６３を例に挙げて詳細に説明する。

検出回路６１は、コンパレータ６１ａと、電圧源６１ｂと、トランジスタ６１ｃと、抵抗６１ｄと、を含む。

電圧源６１ｂの正極端と抵抗６１ｄの第１端は、いずれもトランジスタ５１のソースに接続されている。電圧源６１ｂの負極端は、閾値電圧Ｖｔｈ１（＜Ｖｉｎ）の印加端としてコンパレータ６１ａの非反転入力端（＋）に接続されている。抵抗６１ｄの第２端は、コンパレータ６１ａの反転入力端（−）とトランジスタ６１ｃのソースにそれぞれ接続されている。トランジスタ６１ｃのドレインは、トランジスタ５１のドレインに接続されている。トランジスタ６１ｃのゲートは、ゲート信号Ｇ１の印加端に接続されている。コンパレータ６１ａの出力端は、検出信号Ｓ６１の出力端に相当する。

本構成例の検出回路６１において、トランジスタ６１ｃは、ゲート信号Ｇ１のハイレベル期間にオフし、ゲート信号Ｇ１のローレベル期間にオンする。つまり、トランジスタ６１ｃは、トランジスタ５１と同期してオン／オフされる。従って、コンパレータ６１ａの反転入力端（−）に印加されるモニタ電圧Ｖｍ１は、トランジスタ５１のオン時には出力電圧ＶＰと一致し、トランジスタ５１のオフ時には抵抗６１ｄを介して入力電圧Ｖｉｎにプルアップされる。

なお、トランジスタ５１のオン時に得られるモニタ電圧Ｖｍ１は、入力電圧Ｖｉｎよりもトランジスタ５１の両端間電圧だけ低い電圧値（＝Ｖｉｎ−Ｉ１×Ｒｏｎ１、ただし、Ｒｏｎ１はトランジスタ５１のオン抵抗）となる。すなわち、トランジスタ５１のオン抵抗Ｒｏｎ１を一定値と看做した場合、トランジスタ５１のオン時に得られるモニタ電圧Ｖｍ１は、出力電流Ｉ１が大きいほど低下することになる。

従って、コンパレータ６１ａでモニタ電圧Ｖｍ１と閾値電圧Ｖｔｈ１を比較することにより、出力電流Ｉ１が過電流状態であるか否かを検出することができる。

より具体的に述べると、検出信号Ｓ６１は、モニタ電圧Ｖｍ１が閾値電圧Ｖｔｈ１よりも低いときにハイレベル（＝過電流検出時の論理レベル）となり、モニタ電圧Ｖｍ１が閾値電圧Ｖｔｈ１よりも高いときにローレベル（過電流未検出時の論理レベル）となる。すなわち、検出信号Ｓ６１は、出力電流Ｉ１が閾値電流Ｉｔｈ１（＝（Ｖｉｎ−Ｖｔｈ１）／Ｒｏｎ１）よりも大きいときにハイレベルとなり、出力電流Ｉ１が閾値電流Ｉｔｈ１よりも小さいときにローレベルとなる。

一方、本構成例の検出回路６３は、コンパレータ６３ａと、電圧源６３ｂと、トランジスタ６３ｃと、抵抗６３ｄと、を含む。

電圧源６３ｂの負極端と抵抗６３ｄの第１端は、いずれもトランジスタ５３のソースに接続されている。電圧源６３ｂの正極端は、閾値電圧Ｖｔｈ３（＞ＧＮＤ）の印加端としてコンパレータ６３ａの反転入力端（−）に接続されている。抵抗６３ｄの第２端は、コンパレータ６３ａの非反転入力端（＋）とトランジスタ６３ｃのソースにそれぞれ接続されている。トランジスタ６３ｃのドレインは、トランジスタ５３のドレインに接続されている。トランジスタ６３ｃのゲートは、ゲート信号Ｇ３の印加端に接続されている。コンパレータ６３ａの出力端は、検出信号Ｓ６３の出力端に相当する。

本構成例の検出回路６３において、トランジスタ６３ｃは、ゲート信号Ｇ３のハイレベル期間にオンし、ゲート信号Ｇ３のローレベル期間にオフする。つまり、トランジスタ６３ｃは、トランジスタ５３と同期してオン／オフされる。従って、コンパレータ６３ａの非反転入力端（＋）に印加されるモニタ電圧Ｖｍ３は、トランジスタ５３のオン時には出力電圧ＶＰと一致し、トランジスタ５３のオフ時には抵抗６３ｄを介して接地電圧ＧＮＤ（＝０Ｖ）にプルダウンされる。

なお、トランジスタ５３のオン時に得られるモニタ電圧Ｖｍ３は、接地電圧ＧＮＤよりもトランジスタ５３の両端間電圧だけ高い電圧値（＝Ｉ３×Ｒｏｎ３、ただし、Ｒｏｎ３はトランジスタ５３のオン抵抗）となる。すなわち、トランジスタ５３のオン抵抗Ｒｏｎ３を一定値と看做した場合、トランジスタ５３のオン時に得られるモニタ電圧Ｖｍ３は、出力電流Ｉ３が大きいほど上昇することになる。

従って、コンパレータ６３ａでモニタ電圧Ｖｍ３と閾値電圧Ｖｔｈ３を比較することにより、出力電流Ｉ３が過電流状態であるか否かを検出することができる。

より具体的に述べると、検出信号Ｓ６３は、モニタ電圧Ｖｍ３が閾値電圧Ｖｔｈ３よりも高いときにハイレベル（＝過電流検出時の論理レベル）となり、モニタ電圧Ｖｍ３が閾値電圧Ｖｔｈ３よりも低いときにローレベル（過電流未検出時の論理レベル）となる。すなわち、検出信号Ｓ６３は、出力電流Ｉ３が閾値電流Ｉｔｈ３（＝Ｖｔｈ３／Ｒｏｎ３）よりも大きいときにハイレベルとなり、出力電流Ｉ３が閾値電流Ｉｔｈ３よりも小さいときにローレベルとなる。

このように、トランジスタ５１及び５３のオン抵抗を利用して過電流検出を行う構成であれば、出力電流Ｉ１及びＩ３の流れる電流経路上にセンス抵抗を挿入する必要がないので、コストダウンや省電力化を実現することが可能となる。

なお、トランジスタ５２及び５４に接続された検出回路６２及び６４については、検出回路６１及び６３と同様の構成を採用すればよい。すなわち、上記説明中における各符号について、一の位ないしは末尾の数字「１」及び「３」をそれぞれ「２」及び「４」に読み替えると共に、出力電圧「ＶＰ」を「ＶＮ」に読み替えれば、検出回路６２及び６４の構成及び動作についても理解することができる。従って、重複した説明は割愛する。

＜ロジック部（第１実施形態）＞
図５は、ロジック部３０の第１実施形態（特にスイッチ信号Ｓ３の出力段周辺のみ）を示すブロック図である。本実施形態のロジック部３０は、スイッチ信号生成回路３１と過電流保護回路３２を含む。

スイッチ信号生成回路３１は、Ｄフリップフロップ３１Ａと、ＡＮＤゲート３１Ｂ及び３１Ｃを含む。

Ｄフリップフロップ３１Ａのデータ端（Ｄ）には、内部制御信号Ｓｃｔｒｌが入力される。内部制御信号Ｓｃｔｒｌは、外部制御信号ＸＣＴＲＬに応じてスイッチ信号Ｓ３の論理レベルを決定するための二値信号であり、不図示の内部回路で生成される。Ｄフリップフロップ３１Ａのクロック端には、クロック信号Ｓ２０が入力される。Ｄフリップフロップ３１Ａのセット端には、論理積信号ＳＢが入力される。Ｄフリップフロップ３１Ａの出力端（Ｑ）からは、ラッチ信号ＳＡが出力される。

このように接続されたＤフリップフロップ３１Ａは、クロック信号Ｓ２０のパルスエッジをラッチトリガとして内部制御信号Ｓｃｔｒｌをラッチ出力することにより、ラッチ信号ＳＡを生成する。ただし、論理積信号ＳＢのローレベル期間には、内部制御信号Ｓｃｔｒｌの論理レベルに依ることなく、ラッチ信号ＳＡがハイレベルにセットされる。

ＡＮＤゲート３１Ｂは、パワーオンリセット信号Ｓ１０と外部リセット信号ＸＲＳＴとの論理積演算を行うことにより論理積信号ＳＢを生成する。従って、論理積信号ＳＢは、パワーオンリセット信号Ｓ１０と外部リセット信号ＸＲＳＴの少なくとも一方がローレベル（＝リセット時の論理レベル）であるときにローレベルとなり、パワーオンリセット信号Ｓ１０と外部リセット信号ＸＲＳＴの双方がハイレベル（＝リセット解除時の論理レベル）であるときにハイレベルとなる。

ＡＮＤゲート３１Ｃは、パワーオンリセット信号Ｓ１０と、ラッチ信号ＳＡと、過電流保護信号Ｓ３２との論理積演算を行うことによりスイッチ信号Ｓ３を生成する。従って、スイッチ信号Ｓ３は、上記３信号の少なくとも一つがローレベルであるときにローレベルとなり、上記３信号全てがハイレベルであるときにハイレベルとなる。

過電流保護回路３２は、第１タイマ３２ａと、ＡＮＤゲート３２ｂと、第２タイマ３２ｃと、ＲＳフリップフロップ３２ｄと、を含む。

第１タイマ３２ａは、過電流検出信号Ｓ６０がハイレベル（＝過電流検出時の論理レベル）に立ち上がったときにマスク時間Ｔ１（例えば１０μｓ）のカウント動作を開始し、カウント動作が完了したときに第１タイマ信号Ｓａをハイレベルに立ち上げる。なお、第１タイマ３２ａのリセット端には、論理積信号ＳＢが入力されており、論理積信号ＳＢのローレベル期間には、第１タイマ信号Ｓａがローレベルにリセットされる。

ＡＮＤゲート３２ｂは、過電流検出信号Ｓ６０と第１タイマ信号Ｓａとの論理積演算を行うことにより論理積信号Ｓｂを生成する。すなわち、論理積信号Ｓｂは、過電流検出信号Ｓ６０と第１タイマ信号Ｓａの少なくとも一方がローレベル（＝過電流未検出時の論理レベル）であるときにローレベルとなり、過電流検出信号Ｓ６０と第１タイマ信号Ｓａの双方がハイレベル（＝過電流検出時の論理レベル）であるときにハイレベルとなる。

第２タイマ３２ｃは、第１タイマ信号Ｓａがハイレベルに立ち上がったときに強制オフ時間Ｔ２（例えば２５５μｓ）のカウント動作を開始し、カウント動作が完了したときに第２タイマ信号Ｓｃをハイレベルに立ち上げる。なお、第２タイマ３２ｃのリセット端には、論理積信号ＳＢが入力されており、論理積信号ＳＢのローレベル期間には、第２タイマ信号Ｓｃがローレベルにリセットされる。

ＲＳフリップフロップ３２ｄのセット端（Ｓ）には、論理積信号Ｓｂが入力される。ＲＳフリップフロップ３２ｄのリセット端（Ｒ）には、第２タイマ信号Ｓｃが入力される。ＲＳフリップフロップ３２ｄの反転出力端（ＱＢ）からは、過電流保護信号Ｓ３２が出力される。

このように接続されたＲＳフリップフロップ３２ｄは、論理積信号Ｓｂの立上りエッジに応じて過電流保護信号Ｓ３２をローレベルにセットし、第２タイマ信号Ｓｃの立上りエッジに応じて過電流保護信号Ｓ３２をハイレベルにリセットする。なお、論理積信号ＳＢのローレベル期間には、論理積信号Ｓｂと第２タイマ信号Ｓｃがいずれもローレベルになる。従って、過電流保護信号Ｓ３２は、ハイレベルにリセットされた状態となる。

なお、本図では、図示の便宜上、スイッチ信号Ｓ３の出力段のみを描写して説明を行ったが、他の各出力段についても、本図と同様の構成を採用することができる。すなわち、上記説明中における各符号について、スイッチ信号「Ｓ３」を「Ｓ１」「Ｓ２」「Ｓ４」に読み替えれば、他の各出力段の構成及び動作を理解することができる。従って、重複した説明は割愛する。

図６は、定常時（Ｓ１０＝Ｈ、ＸＲＳＴ＝Ｈ）における過電流保護動作の一例を示すタイミングチャートであり、上から順に、スイッチ信号Ｓ３（延いてはゲート信号Ｇ３）、モニタ電圧Ｖｍ３、過電流検出信号Ｓ６０、第１タイマ信号Ｓａ、論理積信号Ｓｂ、第２タイマ信号Ｓｃ、並びに、過電流保護信号Ｓ３２がそれぞれ描写されている。

時刻ｔ１１において、スイッチ信号Ｓ３がハイレベルに立ち上げられると、トランジスタ５３がオンして出力電流Ｉ３が流れ始めるので、モニタ電圧Ｖｍ３が上昇し始める。この時点では、モニタ電圧Ｖｍ３が閾値電圧Ｖｔｈ３よりも低いので、過電流検出信号Ｓ６０はローレベルであり、第１タイマ信号Ｓａ、論理積信号Ｓｂ、及び、第２タイマ信号Ｓｃがいずれもローレベルとなる。従って、過電流保護信号Ｓ３２がハイレベルに維持されるので、スイッチ信号Ｓ３の出力制限（＝ローレベル固定）は行われない。

その後、出力電流Ｉ３が増大し、時刻ｔ１２において、モニタ電圧Ｖｍ３が閾値電圧Ｖｔｈ３よりも高くなると、過電流検出信号Ｓ６０がハイレベルに立ち上がる。ただし、この時点では、第１タイマ信号Ｓａがローレベルに維持されるので、論理積信号Ｓｂと第２タイマ信号Ｓｃはいずれもローレベルのままとなる。従って、過電流保護信号Ｓ３２は、ハイレベルに維持される。

時刻ｔ１２から過電流検出信号Ｓ６０がハイレベルを維持したままマスク時間Ｔ１が経過すると、時刻ｔ１３にて、第１タイマ信号Ｓａがハイレベルに立ち上がる。その結果、論理積信号Ｓｂがハイレベルに立ち上がるので、過電流保護信号Ｓ３２がローレベルにセットされる。このとき、スイッチ信号Ｓ３は、ラッチ信号ＳＡの論理レベルに依ることなくローレベルに立ち下げられ、トランジスタ５３が強制的にオフされる（スイッチ信号Ｓ３の破線を参照）。その結果、出力電流Ｉ３の流れる電流経路が遮断されるので、出力電流Ｉ３の更なる増大（＝過電流）が抑制される。

このように、過電流保護回路３２は、過電流検出信号Ｓ６０がマスク時間Ｔ１に亘ってハイレベルを維持したときに、スイッチ信号Ｓ３の出力制限を開始する。このような構成であれば、過電流検出信号Ｓ６０にマスク時間Ｔ１未満のノイズが重畳したとしても、スイッチ信号Ｓ３の出力制限が開始されないので、過電流保護回路３２の耐ノイズ性を高めることが可能となる。

なお、時刻ｔ１３における出力電流Ｉ３の遮断に伴い、モニタ電圧Ｖｍ３が閾値電圧Ｖｔｈ３よりも低くなると、過電流検出信号Ｓ６０がローレベルに立ち下がるので、第１タイマ信号Ｓａと論理積信号Ｓｂもローレベルに立ち下がる。一方、過電流保護信号Ｓ３２は、第２タイマ信号Ｓｃがハイレベルに立ち上がるまで、ローレベルに維持されるので、過電流保護動作が継続される。

時刻ｔ１３から強制オフ時間Ｔ２が経過すると、時刻ｔ１４にて、第２タイマ信号Ｓｂがハイレベルに立ち上がるので、過電流保護信号Ｓ３２がハイレベルにリセットされる。その結果、スイッチ信号Ｓ３の出力制限が解除されるので、トランジスタ５３のオン／オフ駆動が再開される。

このように、過電流保護回路３２は、スイッチ信号Ｓ３の出力制限を開始してから強制オフ時間Ｔ２が経過したときに、スイッチ信号Ｓ３の出力制限を自発的に解除する。このような構成であれば、過電流保護が一旦掛かった後も、モータ３の駆動再開が定期的に試行されるので、例えば、一時的な過電流によりモータ３の駆動が停止された場合であっても、その過電流が継続していなければ、モータ３の駆動を速やかに自己復帰させることができる。従って、モータ３の駆動安定性を高めることが可能となる。

図７は、電子機器１００の起動時における過電流保護動作の一例を示すタイミングチャートであり、上から順に、入力電圧Ｖｉｎ、電源電圧Ｖｃｃ、パワーオンリセット信号Ｓ１０、外部リセット信号ＸＲＳＴ、スイッチ信号Ｓ１及びＳ２、スイッチ信号Ｓ３及びＳ４、動作モードＭＯＤＥ、過電流検出信号Ｓ６０、及び、過電流保護信号Ｓ３２がそれぞれ描写されている。

時刻ｔ２１において、電子機器１００に入力電圧Ｖｉｎが投入されると、電源装置４が起動し、時刻ｔ２２において、電源電圧Ｖｃｃが上昇し始める。その後、時刻ｔ２３において、電源電圧Ｖｃｃが閾値電圧Ｖｔｈよりも高くなると、パワーオンリセット回路１０内部での信号遅延時間Ｔ３を経た時刻ｔ２４において、パワーオンリセット信号Ｓ１０がハイレベル（＝パワーオンリセット解除時の論理レベル）に立ち上がる。

なお、時刻ｔ２４以前には、モータ駆動装置１が非動作状態となる。従って、モータ駆動装置１の内部信号（スイッチ信号Ｓ１〜Ｓ４、過電流検出信号Ｓ６０、過電流保護信号Ｓ３２）は、いずれも論理不定状態となり、延いては、モータ３の両端がハイインピーダンス状態（Ｈｉ−Ｚ）となる（図中のハッチング領域を参照）。

また、時刻ｔ２２にて電源装置４が起動した後、マイコン２の初期設定などが完了する時刻ｔ２５までには、所定の起動時間Ｔ４（数十〜数百ｍｓ）を要する。その間、外部リセット信号ＸＲＳＴは、ローレベル（＝外部リセット時の論理レベル）に維持される。

従って、モータ駆動装置１は、時刻ｔ２４にてパワーオンリセット信号Ｓ１０がハイレベルに立ち上がった後も、時刻ｔ２５にて外部リセット信号ＸＲＳＴがハイレベルに立ち上がるまで、外部リセットされた状態となる。

ここで、ロジック部３０（具体的にはスイッチ信号生成回路３１）は、電源投入からマイコン２による外部リセット解除までの間、トランジスタ５１及び５２をいずれもデフォルトでオフし、トランジスタ５３及び５４をいずれもデフォルトでオンしておくように、スイッチ信号Ｓ１〜Ｓ４をいずれもハイレベルとする。

上記のデフォルト出力動作について、先の図５を参照しながら具体的に説明する。電源投入からマイコン２による外部リセット解除までの間（すなわち、パワーオンリセット信号Ｓ１０がハイレベルであり、外部リセット信号ＸＲＳＴがローレベルである間）には、論理積信号ＳＢがローレベルとなるので、ラッチ信号ＳＡ及び過電流保護信号Ｓ３２がいずれもハイレベルとなる。従って、ＡＮＤゲート３１Ｃに入力される３信号（Ｓ１０、ＳＡ、Ｓ３２）がいずれもハイレベルとなるので、スイッチ信号Ｓ３がハイレベルとなる。なお、その他のスイッチ信号Ｓ１、Ｓ２、Ｓ４についてもこれと同様である。

このようなデフォルト出力動作により、モータ駆動装置１が外部リセットされている間は、モータ３をブレーキモード（図２及び図３Ｃを参照）とし、モータ３を確実に停止させておくことができるので、電子機器１００の安全性を高めることが可能となる。

ただし、モータ駆動装置１の外部リセット期間（ＸＲＳＴ＝Ｌ）には、先にも述べたように、ロジック部３０の過電流保護回路３２が外部リセットされた状態となるので、過電流保護動作を掛けることができない。つまり、過電流保護回路３２は、あくまで外部リセット解除以降に過電流保護動作を行う回路であり、外部リセット期間中に生じる過電流を抑制することはできない。

例えば、モータ駆動装置１の外部リセット期間中（図７の時刻ｔｘを参照）において、モータ３の第１端に天絡異常（＝入力電圧Ｖｉｎの印加端ないしはこれに準ずる高電位端への短絡異常）が生じた場合を考える。この場合、モータ３をブレーキモード（ＢＲＫ）とするためにオンされているトランジスタ５３を介して過大な出力電流Ｉ３が流れる。このとき、過電流検出信号Ｓ６０はハイレベルに立ち上がるが、その入力を受け付けるロジック部３０（より具体的には過電流保護回路３２）は、未だ外部リセットされたままである。そのため、時刻ｔｘの時点では、何ら適切な過電流保護を掛けることができない。

その後、時刻ｔ２５にて外部リセット信号ＸＲＳＴがハイレベルに立ち上げられると、ロジック部３０の外部リセットが解除されるので、ようやく過電流保護を掛けることができるようになる。具体的には、トランジスタ５３及び５４が強制オフされることにより、モータ３の両端がオープンされたアイドルモード（図２及び図３Ｄを参照）とされる。なお、本図では、図示の便宜上、時刻ｔ２５での外部リセット解除後、遅滞なく過電流保護が掛けられる様子を描写したが、実際には、先の図６でも示したように、時刻ｔ２５からマスク時間Ｔ１が経過した時点で過電流保護が掛けられるので、保護タイミングはさらに遅れたものとなる。

このように、本実施形態のロジック部３０では、電源投入直後の外部リセット期間中に過電流保護機能が働かないので、過電流保護を掛けるタイミングが遅れてしまう。特に、電源投入前から天絡異常が生じていた場合には、長期間に亘って過電流が制限されることなく流れ続けるので、モータ駆動装置１の破壊や異常発熱などを生じるおそれがある。

これを鑑みると、外部リセット期間中にトランジスタ５３及び５４をオンしておく必要のある電子機器１００では、その安全性をより一層高めるべく、モータ駆動装置１のロジック部３０に更なる改善の余地があると言える。

＜ロジック部（第２実施形態）＞
図８は、ロジック部３０の第２実施形態を示すブロック図である。本実施形態のロジック部３０は、先の第１実施形態（図５）を基礎としつつ、さらに、ラッチ回路３３を含む点に特徴を有する。そこで、第１実施形態と同一の構成要素については、図５と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

ラッチ回路３３は、インバータ３３ｘと、Ｄフリップフロップ３３ｙと、ＮＡＮＤゲート３３ｚを含む。

インバータ３３ｘは、外部リセット信号ＸＲＳＴを論理反転して反転信号Ｓｘを生成する。従って、反転信号Ｓｘは、外部リセット信号ＸＲＳＴがハイレベルであるときにローレベルとなり、外部リセット信号ＸＲＳＴがローレベルであるときにハイレベルとなる。

Ｄフリップフロップ３３ｙのデータ端（Ｄ）は、電源電圧Ｖｃｃ（ラッチ出力時の論理レベル）に固定される。Ｄフリップフロップ３３ｙのクロック端には、過電流検出信号Ｓ６０が入力される。Ｄフリップフロップ３３ｙのリセット端には、反転信号Ｓｘが入力される。Ｄフリップフロップ３３ｙの出力端（Ｑ）からは、ラッチ信号Ｓｙが出力される。

このように接続されたＤフリップフロップ３３ｙは、過電流検出信号Ｓ６０の立上りエッジをラッチトリガとして、ラッチ信号Ｓｙをハイレベルに立ち上げる。ただし、反転信号Ｓｘのローレベル期間（すなわち、外部リセット信号ＸＲＳＴがハイレベルとされる外部リセット解除時）には、ラッチ信号Ｓｙがローレベルにリセットされる。

ＮＡＮＤゲート３３ｚは、反転信号Ｓｘとラッチ信号Ｓｙの否定論理積演算を行うことにより第２過電流保護信号Ｓ３３を生成する。従って、第２過電流保護信号Ｓ３３は、反転信号Ｓｘとラッチ信号Ｓｙの少なくとも一方がローレベルであるときにハイレベルとなり、反転信号Ｓｘとラッチ信号Ｓｙの双方がハイレベルであるときにローレベルとなる。

第２過電流保護信号Ｓ３３は、パワーオンリセット信号Ｓ１０、ラッチ信号ＳＡ、過電流保護信号Ｓ３２と共にＡＮＤゲート３１Ｃへ入力されている。ＡＮＤゲート３１Ｃは、上記の４信号（Ｓ１０、ＳＡ、Ｓ３２、Ｓ３３）の論理積演算を行うことにより、スイッチ信号Ｓ３を生成する。従って、スイッチ信号Ｓ３は、上記４信号の少なくとも一つがローレベルであるときにローレベルとなり、上記４信号全てがハイレベルであるときにハイレベルとなる。

なお、本図では、図示の便宜上、スイッチ信号Ｓ３の出力段のみを描写して説明を行ったが、スイッチ信号Ｓ４の出力段についても本図と同様の構成を採用することができる。その場合、上記説明中における各符号について、スイッチ信号「Ｓ３」を「Ｓ４」に読み替えることにより、スイッチ信号Ｓ４の出力段の構成及び動作を理解することができる。従って、重複した説明は割愛する。一方、スイッチ信号Ｓ１及びＳ２の各出力段については、先の図５の構成を採用すればよい。すなわち、ラッチ回路３３は、外部リセット期間中にオンとされるトランジスタ５３及び５４（＝ドライバ部５０の下側スイッチ素子に相当）に対応して設ければ足りる。

図９は、電子機器１００の起動時における過電流保護動作の改善例を示すタイミングチャートであり、上から順に、入力電圧Ｖｉｎ、電源電圧Ｖｃｃ、パワーオンリセット信号Ｓ１０、外部リセット信号ＸＲＳＴ、スイッチ信号Ｓ１及びＳ２、スイッチ信号Ｓ３及びＳ４、動作モードＭＯＤＥ、過電流検出信号Ｓ６０、過電流保護信号Ｓ３２、及び、第２過電流保護信号Ｓ３３がそれぞれ描写されている。

なお、本図の過電流保護動作は、図７との共通部分が多いので、先と重複した説明は極力割愛し、以下では、第２過電流保護信号Ｓ３３に着目したラッチ回路３３の動作説明を重点的に行う。

図７と同様、モータ駆動装置１の外部リセット期間中（図９の時刻ｔｘを参照）において、モータ３の第１端に天絡異常が生じた場合を考える。この場合、トランジスタ５３に過大な出力電流Ｉ３が流れるので、過電流検出信号Ｓ６０がハイレベルに立ち上がる。

このとき、ラッチ回路３３では、過電流検出信号Ｓ６０をラッチトリガとして、ラッチ信号Ｓｙがハイレベルに立ち上げられるので、第２過電流保護信号Ｓ３３が遅滞なくローレベルに立ち下がる。従って、スイッチ信号Ｓ３は、ラッチ信号ＳＡの論理レベルに依ることなくローレベルに立ち下げられ、トランジスタ５３が強制オフされる（スイッチ信号Ｓ３の破線を参照）。その結果、出力電流Ｉ３の流れる電流経路が遮断されるので、出力電流Ｉ３の更なる増大（＝過電流）が抑制される。

このように、ラッチ回路３３では、電源投入からマイコン２による外部リセット解除までの間、外部リセット解除を待つことなく、過電流検出信号Ｓ６０をラッチトリガとしてトランジスタ５３を強制的にオフするようにスイッチ信号Ｓ３の出力制限が行われる。

また、トランジスタ５４に対応して設けられたラッチ回路においても、上記と同様にして、スイッチ信号Ｓ４の出力制限が行われる。従って、時刻ｔｘ以降、トランジスタ５３及び５４がいずれも強制オフされることにより、モータ３の両端がオープンされたアイドルモード（図２及び図３Ｄを参照）となる。

その後、時刻ｔ２５にて外部リセット信号ＸＲＳＴがハイレベルに立ち上げられると、ラッチ回路３３のＤフリップフロップ３３ｙがリセットされるので、第２過電流保護信号Ｓ３３がハイレベルに立ち上がり、ラッチ回路３３による過電流保護動作は終了する。

一方、過電流保護回路３２は、その外部リセット解除に伴い、過電流保護を掛けることができるようになる。従って、時刻ｔ２５以降も過電流が継続している場合には、ラッチ回路３３に代わり、過電流保護回路３２がスイッチ信号Ｓ３の出力制限を行い、モータ３をアイドルモードとする。すなわち、時刻ｔ２５以降、ロジック部３０は、図６の過電流保護動作を実施する定常状態に移行する。なお、外部リセット期間中にラッチ回路３３の過電流保護動作が掛かっていた場合、過電流保護回路３２は、マスク時間Ｔ１のカウントをスキップして強制オフ時間Ｔ２のカウントを開始することにより、それまでの過電流保護状態を途切れさせることなく引き継ぎ、時刻ｔ２５から強制オフ時間Ｔ２が経過した時点で、自身の過電流保護動作を解除する構成にすることが望ましい。

このように、本実施形態のロジック部３０であれば、電源投入直後の外部リセット期間中でも適切な過電流保護を掛けることができるので、モータ駆動装置１の破壊や異常発熱などを未然に防止し、電子機器１００の安全性を高めることが可能となる。

＜車両への適用＞
図１０は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（不図示）から電源電圧Ｖｉｎの供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、図１０における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、エアコン、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明したモータ駆動装置１は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
上記では、単相の直流モータを駆動するモータ駆動装置を例示したが、本発明の適用対象はこれに限定されるものではなく、他方式のモータを駆動するモータ駆動装置のほか、モータ以外の負荷を駆動対象とする負荷駆動装置（特に、リセット期間中にスイッチ素子をオンしておく必要のあるアプリケーションに搭載されるもの）にも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、車載エアコンに組み込まれたモータ駆動装置に利用することが可能である。

１ モータ駆動装置（負荷駆動装置）
２ マイコン
３ モータ
４ 電源装置
１０ パワーオンリセット部
２０ 発振部
３０ ロジック部
３１ スイッチ信号生成回路
３１Ａ Ｄフリップフロップ
３１Ｂ、３１Ｃ ＡＮＤゲート
３２ 過電流保護回路
３２ａ 第１タイマ
３２ｂ ＡＮＤゲート
３２ｃ 第２タイマ
３２ｄ ＲＳフリップフロップ
３３ ラッチ回路
３３ｘ インバータ
３３ｙ Ｄフリップフロップ
３３ｚ ＮＡＮＤゲート
４０ プリドライバ部
４１〜４４ プリドライバ
５０ ドライバ部
５１〜５４ トランジスタ（スイッチ素子）
６０ 過電流検出部
６１〜６４ 検出回路
６１ａ〜６４ａ コンパレータ
６１ｂ〜６４ｂ 電圧源
６１ｃ〜６４ｃ トランジスタ（スイッチ素子）
６１ｄ〜６４ｄ 抵抗
６５ ＯＲゲート
１００ 電子機器
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

発振部２０は、発振周波数ｆｃのクロック信号Ｓ２０を生成してロジック部３０に供給する。クロック信号Ｓ２０は、ロジック部３０の駆動クロックとして用いられる。なお、発振部２０は、外部リセット信号ＸＲＳＴに応じてリセット制御される。具体的に述べると、発振部２０は、外部リセット信号ＸＲＳＴがローレベル（＝外部リセット時の論理レベル）であるときにクロック生成動作を停止し、外部リセット信号ＸＲＳＴがハイレベル（＝外部リセット解除時の論理レベル）であるときにクロック生成動作を実施する。

時刻ｔ１３から強制オフ時間Ｔ２が経過すると、時刻ｔ１４にて、第２タイマ信号Ｓｃがハイレベルに立ち上がるので、過電流保護信号Ｓ３２がハイレベルにリセットされる。その結果、スイッチ信号Ｓ３の出力制限が解除されるので、トランジスタ５３のオン／オフ駆動が再開される。

時刻ｔ２１において、電子機器１００に入力電圧Ｖｉｎが投入されると、電源装置４が起動し、時刻ｔ２２において、電源電圧Ｖｃｃが上昇し始める。その後、時刻ｔ２３において、電源電圧Ｖｃｃが閾値電圧Ｖｔｈよりも高くなると、パワーオンリセット部１０内部での信号遅延時間Ｔ３を経た時刻ｔ２４において、パワーオンリセット信号Ｓ１０がハイレベル（＝パワーオンリセット解除時の論理レベル）に立ち上がる。

＜車両への適用＞
図１０は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（不図示）から電源電圧Ｖｃｃの供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、図１０における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

Claims (10)

1. 負荷に接続されたスイッチ素子を含むドライバ部と、
   前記スイッチ素子をオン／オフさせるロジック部と、
   前記スイッチ素子に流れる電流を監視して過電流検出信号を生成する過電流検出部と、
   を有し、
   前記ロジック部は、
   電源投入からマイコンによる外部リセット解除までの間、前記スイッチ素子をデフォルトでオンしておくようにスイッチ信号を生成するスイッチ信号生成回路と；
   外部リセット解除後、前記過電流検出信号に応じて前記スイッチ素子を強制オフさせるように前記スイッチ信号の出力制限を行う過電流保護回路と；
   電源投入から前記マイコンによる外部リセット解除までの間、前記過電流検出信号をラッチトリガとして前記スイッチ素子を強制オフするように前記スイッチ信号の出力制限を行うラッチ回路と；
   を含むことを特徴とする負荷駆動装置。
2. 前記ラッチ回路は、
   データ端がラッチ出力時の論理レベルに固定されており、クロック端に前記過電流検出信号が入力されており、リセット端に前記マイコンからの外部リセット信号が入力されており、出力端からラッチ信号が出力されているＤフリップフロップと；
   前記外部リセット信号がリセット時の論理レベルであって、かつ、前記ラッチ信号が前記ラッチ出力時の論理レベルであるときに、前記スイッチ信号をスイッチオフ時の論理レベルに固定する論理ゲートと；
   を含むことを特徴とする請求項１に記載の負荷駆動装置。
3. 前記過電流保護回路は、前記過電流検出信号が所定のマスク時間に亘って過電流検出時の論理レベルを維持したときに、前記スイッチ信号の出力制限を開始することを特徴とする請求項１または請求項２に記載の負荷駆動装置。
4. 前記過電流保護回路は、前記スイッチ信号の出力制限を開始してから所定の強制オフ時間が経過したときに、前記スイッチ信号の出力制限を解除することを特徴とする請求項１〜請求項３のいずれか一項に記載の負荷駆動装置。
5. 前記ドライバ部は、前記スイッチ素子として、前記負荷の第１端に接続された第１上側スイッチ素子及び第１下側スイッチ素子と、前記負荷の第２端に接続された第２上側スイッチ素子及び第２下側スイッチ素子とを含むＨブリッジ型であり、
   前記ロジック部は、電源投入から前記マイコンによる外部リセット解除までの間、前記第１上側スイッチ素子及び前記第２上側スイッチ素子をいずれもオフとし、前記第１下側スイッチ素子及び前記第２下側スイッチ素子をいずれもオンとすることを特徴とする請求項１〜請求項４のいずれか一項に記載の負荷駆動装置。
6. 前記ラッチ回路は、電源投入から前記マイコンによる外部リセット解除までの間、前記過電流検出信号をラッチトリガとして前記第１下側スイッチ素子及び前記第２下側スイッチ素子を強制オフするように前記スイッチ信号の出力制限を行うことを特徴とする請求項５に記載の負荷駆動装置。
7. 前記過電流検出部は、前記第１上側スイッチ素子、前記第２上側スイッチ素子、前記第１下側スイッチ素子、及び、前記第２下側スイッチ素子にそれぞれ流れる電流を監視する複数の検出回路を含むことを特徴とする請求項５または請求項６に記載の負荷駆動装置。
8. 負荷と、
   前記負荷を駆動する請求項１〜請求項７のいずれか一項に記載の負荷駆動装置と、
   前記負荷駆動装置に外部リセット信号を供給するマイコンと、
   を有することを特徴とする電子機器。
9. 前記負荷は、モータであることを特徴とする請求項８に記載の電子機器。
10. 請求項９に記載の電子機器と、
    前記電子機器に電力を供給するバッテリと、
    を有することを特徴とする車両。

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