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JPWO2018178793A1 - 半導体装置、半導体装置の作製方法 - Google Patents

半導体装置、半導体装置の作製方法 Download PDF

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Abstract

微細化又は高集積化可能な半導体装置、及び半導体装置の作製を提供する。第１の絶縁体と、第１の絶縁体上の酸化物と、酸化物上の第２の絶縁体、及び、第１及び第２の導電体と、第２の絶縁体上の第３の導電体と、第１の導電体上の第４の導電体と、第２の導電体上の第５の導電体と、第１の絶縁体、及び、第１及び第２の導電体上の第３の絶縁体と、第２及び第３の絶縁体、及び第３の導電体上の第４の絶縁体と、第４の絶縁体上の第５の絶縁体と、を有し、第１及び第２の導電体は、第２の絶縁体を挟んで対向して設け、第２の絶縁体は、第３の絶縁体に設けた開口の内壁、第１及び第２の導電体の対向する側面、及び酸化物の上面に沿って設け、第３の導電体の上面高さは、第２及び第３の絶縁体の上面高さよりも高くし、第４の絶縁体は、第２及び第３の絶縁体の上面、及び、第３の導電体の上面及び側面に沿って設ける。

Description

本発明の一態様は、半導体装置、及び半導体装置の作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置及び電子機器などは、半導体装置を有するといえる場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。
半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは、集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物をチャネル形成領域に有するトランジスタを用いて、表示装置を作製する技術が開示されている（特許文献１及び特許文献２参照。）。
さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている（特許文献３参照。）。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９６７４号公報
ところで、電子機器の高性能化、小型化、軽量化に伴い、集積回路は高集積化され、トランジスタのサイズは微細化している。これに従って、トランジスタ作製のプロセスルールも、４５ｎｍ、３２ｎｍ、２２ｎｍと年々小さくなっている。これに伴い、酸化物半導体を有するトランジスタも、微細な構造において、設計通り良好な電気特性を有するものが求められている。
本発明の一態様は、微細化又は高集積化が可能な半導体装置、及び半導体装置の作製方法を提供することを課題の一つとする。又は、本発明の一態様は、良好な電気特性を有する半導体装置、及び半導体装置の作製方法を提供することを課題の一つとする。又は、本発明の一態様は、オフ電流の小さい半導体装置、及び半導体装置の作製方法を提供することを課題の一とする。又は、本発明の一態様は、オン電流の大きい半導体装置、及び半導体装置の作製方法を提供することを課題の一とする。又は、本発明の一態様は、信頼性の高い半導体装置、及び半導体装置の作製方法を提供することを課題の一つとする。又は、本発明の一態様は、消費電力が低減された半導体装置、及び半導体装置の作製方法を提供することを課題の一つとする。又は、本発明の一態様は、設計自由度が高い半導体装置、及び半導体装置の作製方法を提供することを課題の一とする。又は、本発明の一態様は、生産性の高い半導体装置、及び半導体装置の作製方法を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置、及び半導体装置の作製方法を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の絶縁体と、第１の絶縁体上の酸化物と、酸化物上の第２の絶縁体、第１の導電体、及び第２の導電体と、第２の絶縁体上の第３の導電体と、第１の導電体上の第４の導電体と、第２の導電体上の第５の導電体と、第１の絶縁体、第１の導電体、及び第２の導電体上の第３の絶縁体と、第２の絶縁体、第３の絶縁体、及び第３の導電体上の第４の絶縁体と、第４の絶縁体上の第５の絶縁体と、を有し、第１の導電体と、第２の導電体とは、第２の絶縁体を挟んで対向して設けられ、第２の絶縁体は、第３の絶縁体に設けられた開口の内壁、第１の導電体と第２の導電体の対向する側面、及び酸化物の上面に沿って設けられ、第３の導電体の上面高さは、第２の絶縁体と第３の絶縁体の上面高さよりも高く、第４の絶縁体は、第２の絶縁体の上面、第３の絶縁体の上面、第３の導電体の上面、及び第３の導電体の側面に沿って設けられ、第４の導電体と第５の導電体とは、第３乃至第５の絶縁体を貫通して、第３の導電体を挟んで対向して設けられる、半導体装置である。
また、上記態様において、第４の絶縁体は、第３の導電体の側面に沿って成膜された第１の領域と、第３の導電体の上面に沿って成膜された第２の領域と、第１及び第２の領域を除いた第３の領域と、を有し、第３の領域の成膜面を基準とした第１の領域の膜厚は、第３の領域の膜厚の２倍以上であってもよい。
また、上記態様において、第４及び第５の導電体は、第１の領域の少なくとも一部と重なり、かつ、第３の領域を貫通して設けられてもよい。
また、上記態様において、第３の導電体と、第４の導電体の第１の導電体と接する領域と、の向かい合う距離は、第３の導電体と、第５の導電体の第２の導電体と接する領域と、の向かい合う距離と略等しくてもよい。
また、上記態様において、第２の絶縁体は、第２の酸化物を介して、第３の絶縁体に設けられた開口の内壁、第１の導電体と第２の導電体の対向する側面、及び酸化物の上面に沿って設けられてもよい。
また、上記態様において、第４の絶縁体は、第６の絶縁体を介して、第２の絶縁体の上面、第３の絶縁体の上面、第３の導電体の上面、及び第３の導電体の側面に沿って設けられてもよい。
また、上記態様において、第１及び第２の酸化物は、金属酸化物を含んでいてもよい。
また、本発明の一態様は、酸化物上に第１の導電体、第２の導電体、及び第１の絶縁体を形成する工程と、第１の絶縁体と酸化物の上面に第２の絶縁体と第３の導電体を形成する工程と、第３の導電体、第１の絶縁体、及び第２の絶縁体の上面高さを同程度に形成する工程と、第１の絶縁体の上面をエッチングし、第１の絶縁体の上面高さを第３の導電体の上面高さよりも低くする工程と、第１の絶縁体の上面、第２の絶縁体の上面、第３の導電体の上面、及び第３の導電体の側面に沿って第３の絶縁体を成膜する工程と、第３の絶縁体上に第４の絶縁体を形成する工程と、第３の絶縁体、第４の絶縁体、及び第１の絶縁体を加工して、第１の導電体上に達する第１の開口と、第２の導電体上に達する第２の開口と、を形成する工程と、を有する半導体装置の作製方法である。
また、上記態様において、第１及び第２の開口は、第３の絶縁体における第３の導電体の側面に沿った領域の少なくとも一部、及び、第３の絶縁体における第１の絶縁体の上面に沿った領域の一部を加工して形成してもよい。
また、上記態様において、第１及び第４の絶縁体として、酸化シリコン、又は酸化窒化シリコンを成膜し、第３の絶縁体として、酸化アルミニウム、窒化シリコン、又は酸化ハフニウムを成膜してもよい。
また、上記態様において、第１及び第２の開口は、ドライエッチング法により形成されてもよい。
また、上記態様において、第１及び第２の開口は、第４の絶縁体に対しては、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用いたドライエッチング法により行い、第２の絶縁体に対しては、Ａｒ、Ｈ２、及びＣ４Ｆ８の混合ガスを用いたドライエッチング法により行い、第１の絶縁体に対しては、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用いたドライエッチング法により行ってもよい。
本発明の一態様により、微細化又は高集積化が可能な半導体装置、及び半導体装置の作製方法を提供することができる。又は、本発明の一態様により、良好な電気特性を有する半導体装置、及び半導体装置の作製方法を提供することができる。又は、本発明の一態様により、オフ電流の小さい半導体装置、及び半導体装置の作製方法を提供することができる。又は、本発明の一態様により、オン電流の大きい半導体装置、及び半導体装置の作製方法を提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置、及び半導体装置の作製方法を提供することができる。又は、本発明の一態様により、消費電力が低減された半導体装置、及び半導体装置の作製方法を提供することができる。又は、本発明の一態様により、設計自由度が高い半導体装置、及び半導体装置の作製方法を提供することができる。又は、本発明の一態様により、生産性の高い半導体装置、及び半導体装置の作製方法を提供することができる。又は、本発明の一態様により、新規な半導体装置、及び半導体装置の作製方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製途中における断面拡大図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面拡大図。 本発明の一態様に係る半導体装置の作製方法を示す断面拡大図。 本発明の一態様に係る半導体装置の作製途中における断面拡大図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製途中における断面拡大図。 本発明の一態様に係る半導体装置の作製方法を示す上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面拡大図。 本発明の一態様に係る半導体装置の作製方法を示す断面拡大図。 本発明の一態様に係る半導体装置の作製途中における断面拡大図。 本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る記憶装置の構成例を示す断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図及び回路図。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示すブロック図、回路図、及び半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示す回路図、及び半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャート及び斜視模式図。 本発明の一態様に係る電子機器を示す図。 実施例の半導体装置の断面ＳＴＥＭ写真。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により、層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルが形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
チャネル幅とは、例えば、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルが形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルが形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、本明細書等において、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、及び酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば、不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指す。例えば、好ましくは、酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれる膜を指す。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。例えば、好ましくは、窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれる膜を指す。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜又は絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜又は導電層と言い換えることができる。また、「半導体」という用語を、半導体膜又は半導体層と言い換えることができる。
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、その閾値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴあるいはＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例１＞
図１（Ａ）、図１（Ｂ）、及び図１（Ｃ）は、本発明の一態様に係るトランジスタ２００、及び、トランジスタ２００周辺の上面図及び断面図である。
図１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１（Ｂ）及び図１（Ｃ）は、当該半導体装置の断面図である。ここで、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
本発明の一態様の半導体装置は、トランジスタ２００と、基板（図示しない。）上に配置された層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９を有する。また、トランジスタ２００と電気的に接続し、配線として機能する導電体２０３（導電体２０３ａ、導電体２０３ｂ）、及びプラグとして機能する導電体２５２（導電体２５２ａ、導電体２５２ｂ）を有する。なお、本発明の一態様の半導体装置は、絶縁体２２７を有さない構成であってもよい。
なお、導電体２０３は、絶縁体２１２に設けられた開口の内壁に接して導電体２０３ａが形成され、さらに内側に導電体２０３ｂが形成された積層構造を有している。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度であることが好ましい。なお、トランジスタ２００では、導電体２０３ａ及び導電体２０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られない。例えば、導電体２０３ｂのみを設ける構成にしてもよい。
また、導電体２５２は、絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９に設けられた開口を埋め込むように形成されている。ここで、導電体２５２の上面の高さと、絶縁体２２９の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２５２が単層である構成について示しているが、本発明の一態様はこれに限られない。例えば、導電体２５２は、２層以上の積層構造であってもよい。
［トランジスタ２００］
図１（Ｂ）に示すように、トランジスタ２００は、絶縁体２１２の上に配置された絶縁体２１４と、絶縁体２１４の上に配置された絶縁体２１６と、絶縁体２１４及び絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ、導電体２０５ｂ）と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、酸化物２３０ｃ及び絶縁体２５０を挟むように酸化物２３０ｂの上に配置された導電体２５１（導電体２５１ａ、導電体２５１ｂ）と、絶縁体２５０の上に配置された導電体２６０と、を有する。
なお、トランジスタ２００では、導電体２０５ａ及び導電体２０５ｂを積層する構成について示しているが、本発明の一態様はこれに限られない。例えば、導電体２０５ｂのみを設ける構成にしてもよい。
また、トランジスタ２００では、酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃを３層積層する構成について示しているが、本発明の一態様はこれに限られない。例えば、４層以上の積層構造であってもよい。又は、例えば、酸化物２３０ａ、酸化物２３０ｂの２層構造であってもよい。又は、例えば、酸化物２３０ｂのみの単層構造であってもよい。
また、トランジスタ２００では、導電体２６０が単層である構成について示しているが、本発明の一態様はこれに限られない。例えば、導電体２６０は、２層以上の積層構造であってもよい。
なお、トランジスタ２００において、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃ）は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
一方で、金属酸化物を用いたトランジスタは、金属酸化物中の不純物及び酸素欠損によって電気特性が変動しやすく、信頼性が悪くなる場合がある。また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。したがって、酸素欠損が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の酸素欠損はできる限り低減されていることが好ましい。
特に、酸化物２３０が有するチャネル形成領域と、第１のゲート絶縁体として機能する絶縁体２５０との界面に、酸素欠損が存在すると、トランジスタ２００の電気特性の変動が生じやすく、また信頼性が悪くなる場合がある。
そこで、酸化物２３０と接する絶縁体２５０が、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含むことが好ましい。つまり、絶縁体２５０が有する過剰酸素が、酸化物２３０が有するチャネル形成領域へと拡散することで、当該チャネル形成領域中の酸素欠損を低減することができる。
さらに、トランジスタ２００は、水又は水素などの不純物の混入を防ぐバリア性を有する絶縁体で覆われていることが好ましい。バリア性を有する絶縁体とは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いた絶縁体である。また、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
例えば、トランジスタ２００を、バリア性を有する絶縁体２２２上に設ける。また、トランジスタ２００上に、バリア性を有する絶縁体２２８を設ける。絶縁体２２２と、絶縁体２２８とが、トランジスタ２００の上下に配置された構造とすることで、トランジスタ２００を、バリア性を有する絶縁体で挟むことができる。当該構造により、水素、水などの不純物が、絶縁体２２２の下層から、又は／及び、絶縁体２２８の上層から、トランジスタ２００に混入するのを抑制することができる。又は、絶縁体２２４及び絶縁体２５０に含まれる酸素が、絶縁体２２２の下層、又は／及び、絶縁体２２８の上層へ拡散するのを抑制することができる。これにより、絶縁体２２４及び絶縁体２５０に含まれる酸素を、酸化物２３０が有するチャネル形成領域に効率良く供給することができる。
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
トランジスタ２００において、導電体２６０は、第１のゲート（トップゲートともいう。）電極としての機能を有する。また、導電体２０５は、第２のゲート（ボトムゲートともいう。）電極としての機能を有する。この場合、導電体２０５に印加する電位と導電体２６０に印加する電位をそれぞれ独立に制御することで、トランジスタ２００のＶｔｈを任意にプラスシフトあるいはマイナスシフトさせることができる。例えば、導電体２０５に負の電位を印加した状態で、導電体２６０の印加電位（Ｖｇ）を掃引しながらドレイン電流（Ｉｄ）測定を行う（いわゆる、Ｖｇ−Ｉｄ測定）ことで、導電体２０５を０Ｖに固定した状態でＶｇ−Ｉｄ測定を行う場合よりもトランジスタ２００のＶｔｈをプラスシフトさせることができる。その結果、導電体２０５を０Ｖに固定した場合よりも、導電体２０５に負の電位を印加した場合のほうが、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。なお、上述のように、トランジスタ２００のスイッチング動作を制御するゲート電極の電位が０Ｖのときのドレイン電流のことを、本明細書等では「Ｉｃｕｔ」ともいう。
図１（Ａ）に示すように、導電体２０５は、酸化物２３０及び導電体２６０と重なるように配置する。また、図１（Ｂ）に示すように、導電体２０５は、導電体２０３の上に接して設けられることが好ましい。また、図１（Ｃ）に示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、導電体２６０と重畳するように配置することが好ましい。つまり、酸化物２３０の側面の外側において、導電体２０５と、導電体２６０とは、絶縁体２２０、絶縁体２２２、及び絶縁体２２４を介して重畳していることが好ましい。
トランジスタ２００が上記構成を有することで、導電体２６０、及び導電体２０５に電位を印加した場合、導電体２６０と導電体２０５間に生じる電界によって、酸化物２３０が有するチャネル形成領域を覆うことができる。
本明細書等では、第１のゲート電極及び第２のゲート電極の電界によって、チャネル形成領域をゲート電界で取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。
導電体２０５は、絶縁体２１４と絶縁体２１６に設けられた開口の内壁に接して導電体２０５ａが形成され、さらに内側に導電体２０５ｂが形成された積層構造を有している。ここで、導電体２０５ａと導電体２０５ｂの上面の高さと、絶縁体２１６の上面の高さは同程度であることが好ましい。なお、トランジスタ２００では、導電体２０５ａと導電体２０５ｂを積層する構成について示しているが、本発明の一態様はこれに限られない。例えば、導電体２０５ｂのみを設ける構成にしてもよい。
導電体２０３は、図１（Ｃ）に示すように、導電体２６０と同様にチャネル幅方向に延伸されており、第２のゲート電極としての機能を有する導電体２０５に電位を印加する配線として機能する。ここで、第２のゲート電極の配線として機能する導電体２０３の上に積層して、絶縁体２１４と絶縁体２１６に設けられた開口に埋め込まれた導電体２０５を設ける。導電体２０３上に導電体２０５を設けることで、第１のゲート電極としての機能を有する導電体２６０と、導電体２０３との距離を適宜設計することが可能となる。つまり、導電体２０３と導電体２６０の間に絶縁体２１４、絶縁体２１６などが設けられることで、導電体２０３と導電体２６０との間の寄生容量を低減させることができるとともに、導電体２０３と導電体２６０との間の絶縁耐圧を高めることができる。
また、導電体２０３と導電体２６０との間の寄生容量を低減することで、トランジスタ２００のスイッチング速度が向上し、当該寄生容量を低減しない場合よりも高い周波数特性を有するトランジスタにすることができる。また、導電体２０３と導電体２６０との間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４と絶縁体２１６の膜厚は厚くすることが好ましい。なお、導電体２０３の延伸方向はチャネル幅方向に限られず、例えば、トランジスタ２００のチャネル長方向に延伸されていてもよい。
ここで、導電体２０５ａ及び導電体２０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、全ての拡散を抑制する機能とする。
導電体２０５ａ及び導電体２０３ａが酸素の拡散を抑制する機能を持つことにより、導電体２０５ｂ及び導電体２０３ｂが酸化して導電率が低下するのを防ぐことができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、窒化チタン、ルテニウム又は酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５ａ及び導電体２０３ａとしては、上記導電性材料を単層又は積層で用いればよい。これにより、絶縁体２１０よりも下側から、水素、水などの不純物が、導電体２０３及び導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。
また、導電体２０５ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、図１では、導電体２０５ｂを単層で図示しているが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体２０３ｂは、配線として機能するため、導電体２０５ｂより導電性が高い材料を用いることが好ましい。例えば、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２０３ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
特に、導電体２０３ｂには銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい導電性材料である。一方、銅は拡散しやすいため、酸化物２３０に拡散することで、トランジスタ２００の電気特性を低下させる場合がある。そこで、絶縁体２１４には、銅の透過性が低い酸化アルミニウム、又は酸化ハフニウムなどの材料を用いることが好ましい。これにより、導電体２０３ｂから酸化物２３０に銅が拡散するのを抑制することができる。
絶縁体２１０及び絶縁体２１４は、水又は水素などの不純物が、当該絶縁体よりも下側からトランジスタ２００に混入するのを防ぐバリア膜として機能することが好ましい。したがって、絶縁体２１０及び絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
例えば、絶縁体２１０として酸化アルミニウムなどを用い、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が、絶縁体２１０及び絶縁体２１４よりも上側（トランジスタ２００側）に拡散するのを抑制することができる。又は、絶縁体２２４などに含まれる酸素が、絶縁体２１０及び絶縁体２１４よりも下側に拡散するのを抑制することができる。
また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、図１（Ｂ）及び図１（Ｃ）に示すように、絶縁体２１２と絶縁体２１６の間に絶縁体２１４を設けることができる。そのため、例えば、導電体２０３ｂに銅などの拡散しやすい金属を用いる場合であっても、絶縁体２１４に窒化シリコンなどを用いることで、当該金属が絶縁体２１４よりも上の層に拡散するのを抑制することができる。
また、層間膜として機能する絶縁体２１２、絶縁体２１６、絶縁体２２６、絶縁体２２７、及び絶縁体２２９は、絶縁体２１０、絶縁体２１４、及び絶縁体２２８よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜に用いることで、例えば、層間膜の上下に設けられた配線間に生じる寄生容量を低減することができる。
例えば、絶縁体２１２、絶縁体２１６、絶縁体２２６、絶縁体２２７、及び絶縁体２２９として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、または窒化シリコンなどがある。
また、例えば、絶縁体２１０、絶縁体２１４、及び絶縁体２２８としては、酸化アルミニウム、酸化ハフニウム、窒化シリコンなどの絶縁体を単層又は積層で用いることができる。
絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９に適用できる上記材料のうち、絶縁体２２６、絶縁体２２７、及び絶縁体２２９に同じ材料を用い、絶縁体２２８に当該材料と異なる材料を用いることが好ましい。例えば、絶縁体２２６、絶縁体２２７、及び絶縁体２２９に酸化シリコン、又は酸化窒化シリコンを用い、絶縁体２２８に酸化アルミニウム、窒化シリコン、又は酸化ハフニウムを用いることが好ましい。このような構成とすることで、絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９に対して、導電体２５２を形成するための開口処理をドライエッチング法で行う際、絶縁体２２６、絶縁体２２７、及び絶縁体２２９と、絶縁体２２８のエッチングレートの違いを利用することで、当該開口を自己整合的に形成することが可能となる。これについては、別途、詳細を後述する。
また、トランジスタ２００において、絶縁体２２０、絶縁体２２２、及び絶縁体２２４は、第２のゲート絶縁体としての機能を有する。
ここで、酸化物２３０と接する絶縁体２２４には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０が有するチャネル形成領域の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子に換算しての酸素の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは３．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては、１００℃以上７００℃以下の範囲が好ましい。
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。
絶縁体２２２が、酸素の拡散を抑制する機能を有することで、絶縁体２２４が有する過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率良く酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応するのを抑制することができる。
絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。特に、酸化アルミニウム、及び酸化ハフニウム、などの、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。当該材料を用いて絶縁体２２２を形成することで、酸化物２３０からの酸素の放出や、絶縁体２２２よりも下側から水素等の不純物が酸化物２３０に混入するのを抑制することができる。
又は、上述した絶縁性材料に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又は、これらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と組み合わせることで、熱的に安定な積層構造とすることができる。
なお、絶縁体２２０、絶縁体２２２、及び絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、図１に示すトランジスタ２００において、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。
ここで、酸化物２３０ｃは、図１（Ｂ）に示すように、絶縁体２２６に設けられた開口の内壁、導電体２５１ａと導電体２５１ｂの対向する側面、及び酸化物２３０ｂの上面に接して設けられることが好ましい。後述するように、酸化物２３０ｂは、トランジスタ２００のチャネル形成領域としての機能を有する。したがって、酸化物２３０ｃを上述のように設けることで、トランジスタ２００は、ソース電極又はドレイン電極としての機能を有する導電体２５１と酸化物２３０ｂとが直接接する構造となり、両者が酸化物２３０ｃを介して重なる場合よりも、高いオン電流や電界効果移動度を得ることができる。
トランジスタ２００において、酸化物２３０の一部は、チャネル形成領域としての機能を有する。当該チャネル形成領域は、酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃの３層すべてが有していてもよいが、酸化物２３０ａ及び酸化物２３０ｂの２層が有していてもよく、少なくとも、酸化物２３０ｂが有していればよい。
ここで、酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂが有するチャネル形成領域に不純物が拡散するのを抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂが有するチャネル形成領域に不純物が拡散するのを抑制することができる。
酸化物２３０には、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。例えば、チャネル形成領域に用いる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、図１に示すように、酸化物２３０が、酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃの３層積層構造を有する場合、酸化物２３０ａ及び酸化物２３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａ及び酸化物２３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａ及び酸化物２３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
上述したように、金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
導電体２５１（導電体２５１ａ、導電体２５１ｂ）は、ソース電極又はドレイン電極としての機能を有する。図１（Ｂ）に示すように、導電体２５１ａと、導電体２５１ｂとは、酸化物２３０ｃ及び絶縁体２５０を挟んで対向して設けられる。導電体２５１には、例えば、窒化タンタル、タングステン、窒化チタンなどの導電体を用いることができる。なお、図１では、導電体２５１を単層構造として示しているが、２層以上の積層構造であってもよい。
例えば、導電体２５１が２層構造である場合には、導電体２５１の１層目にタングステンなどの金属を用い、導電体２５１の２層目に窒化チタンや窒化タンタル等の酸素の透過を抑制する機能を有する導電体を用いてもよい。当該構成とすることで、導電体２５１の２層目の上側から導電体２５１の１層目への酸素の混入が低減し、導電体２５１の１層目の電気抵抗値が増加するのを抑制することができる。
また、図１では示していないが、導電体２５１上に、酸化アルミニウム等の酸素の透過を抑制する機能を有する絶縁体を成膜する構成としてもよい。例えば、導電体２５１として窒化タンタル、タングステン、窒化チタンなどの導電体を用い、導電体２５１上に酸化アルミニウム等の絶縁体を積層する構造としてもよい。当該構造とすることで、酸化アルミニウム等の絶縁体上から導電体２５１への酸素の混入が低減し、導電体２５１の電気抵抗値が増加するのを抑制することができる。また、導電体２５１への酸素の混入が低減する分、酸化物２３０に多くの酸素を供給することができる。
また、導電体２５１（導電体２５１ａ、導電体２５１ｂ）は、酸化物２３０ｂ又は／及び酸化物２３０ｃと反応する場合がある。その結果、図１では示していないが、導電体２５１と酸化物２３０ｂ又は／及び酸化物２３０ｃとの界面に、ｎ型化してキャリアが増加した領域が形成される場合がある。当該領域は、トランジスタ２００のドレイン電流を増加させるのに寄与する場合がある。
絶縁体２５０は、第１のゲート絶縁体としての機能を有する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置されることが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成されることが好ましい。例えば、絶縁体２５０は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは３．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上である酸化物膜であることが好ましい。なお、上記ＴＤＳ分析時における膜の表面温度としては、１００℃以上７００℃以下の範囲が好ましい。
加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂが有するチャネル形成領域に効率良く酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。なお、図１では、絶縁体２５０を単層構造として示しているが、２層以上の積層構造であってもよい。
なお、図１（Ｂ）に示すように、絶縁体２５０の上面の高さは、絶縁体２２６の上面の高さと同程度であることが好ましい。
第１のゲート電極として機能する導電体２６０には、例えば、タングステンなどの金属を用いることができる。なお、図１では、導電体２６０を単層構造として示しているが、２層以上の積層構造であってもよい。
例えば、導電体２６０が３層構造である場合には、導電体２６０の１層目に導電性酸化物を用い、導電体２６０の２層目に窒化チタン、導電体２６０の３層目にタングステンなどの金属を用いることが好ましい。導電体２６０の１層目に用いることができる導電性酸化物としては、例えば、酸化物２３０として用いることができる金属酸化物が挙げられる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値のものを用いることが好ましい。このような金属酸化物を導電体２６０の１層目に用いることで、導電体２６０の１層目の下側から導電体２６０の２層目、３層目に酸素が混入するのを低減し、酸化によって導電体２６０の２層目の電気抵抗値が増加するのを抑制することができる。
また、導電体２６０の１層目に用いることができる上記導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体２５０に酸素を添加し、酸化物２３０に酸素を供給することが可能となる。これにより、酸化物２３０が有するチャネル形成領域の酸素欠損を低減することができる。
導電体２６０の２層目には、上述したように、例えば、窒化チタンなどの金属を用いることができる。導電体２６０の２層目として、導電体２６０の１層目に窒素などの不純物を添加して導電性を向上させてもよい。また、導電体２６０の３層目には、例えば、タングステンなどの金属を用いることができる。タングステンなどの低抵抗率材料を用いることで、導電体２６０の電気抵抗値を下げることができる。
また、例えば、導電体２６０が２層構造である場合には、１層目に窒化チタンなどの金属窒化物、２層目にタングステンなどの金属を積層した構造にしてもよい。
また、図１では示していないが、導電体２６０上に、酸化アルミニウム等の酸素の透過を抑制する機能を有する絶縁体を成膜する構成としてもよい。例えば、導電体２６０としてタングステンなどの金属を用い、導電体２６０上に酸化アルミニウム等の絶縁体を積層する構造としてもよい。当該構造とすることで、酸化アルミニウム等の絶縁体上から導電体２６０への酸素の混入が低減し、導電体２６０が酸化するのを抑制することができる。また、導電体２６０への酸素の混入が低減する分、酸化物２３０に多くの酸素を供給することができる。
層間膜として機能する絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９は、絶縁体２２４などと同様に、膜中の水素や水などの不純物濃度が低減されていることが好ましい。また、上述したように、絶縁体２２６、絶縁体２２７、及び絶縁体２２９と、絶縁体２２８とで、異なる材料を用いることが好ましい。例えば、絶縁体２２６、絶縁体２２７、及び絶縁体２２９に酸化シリコン、又は酸化窒化シリコンを用い、絶縁体２２８に酸化アルミニウム、窒化シリコン、又は酸化ハフニウムを用いることが好ましい。このような構成とすることで、水素や水などの不純物が、絶縁体２２８の上側からトランジスタ２００に混入するのを抑制することができる。また、トランジスタ２００内の酸素が、絶縁体２２８の上側に拡散するのを抑制することができる。
ここで、図１（Ｂ）に示すように、導電体２６０の上面の高さは、絶縁体２５０、酸化物２３０ｃ、及び絶縁体２２６の上面の高さよりも高いことが好ましい。また、絶縁体２２７及び絶縁体２２８は、絶縁体２５０、酸化物２３０ｃ、絶縁体２２６の上面、導電体２６０の上面、及び導電体２６０の側面を覆うように形成されていることが好ましい。また、絶縁体２２９は、少なくとも、絶縁体２２７の膜厚、及び、絶縁体２２８の膜厚よりも、厚い膜厚を有していることが好ましい。絶縁体２２７、絶縁体２２８、及び絶縁体２２９がこのような構成を有することで、絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９に対して、導電体２５２を形成するための開口処理をドライエッチング法で行う際、第１のゲート電極としての機能を有する導電体２６０を貫通しないように、当該開口を自己整合的に形成することが可能となる。これについては、別途、詳細を後述する。
絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９に設けられた開口には、ソース電極又はドレイン電極としての機能を有する導電体２５１（導電体２５１ａ、導電体２５１ｂ）と上層配線とを接続するプラグとしての機能を有する導電体２５２（導電体２５２ａ、導電体２５２ｂ）が形成される。図１（Ａ）及び図１（Ｂ）に示すように、導電体２５２ａと、導電体２５２ｂとは、第１のゲート電極としての機能を有する導電体２６０を挟んで、対向して設けられる。
ここで、図１（Ａ）（Ｂ）に示すように、導電体２５２ａ及び導電体２５２ｂは、上面から見て、絶縁体２２８が絶縁体２２７を介して導電体２６０の側面と重なる領域の少なくとも一部と重なるように設けられることが好ましい。上記構造にすることで、導電体２５２ａと導電体２５２ｂとの間隔を狭めることができるため、トランジスタ２００の微細化を図ることができる。また、導電体２５２ａと導電体２５２ｂの間隔を狭めても、導電体２５２ａ及び導電体２５２ｂと、第１のゲート電極としての機能を有する導電体２６０とを隔離した構造にできるため、トランジスタ２００は良好な電気特性を提供することができる。なお、導電体２５２ａ、導電体２５２ｂ、及び絶縁体２２９の上面の高さは、図１（Ｂ）に示すように、同程度としてもよい。
また、図１に示す半導体装置は、上述のような構成を有することで、第１のゲート電極としての機能を有する導電体２６０と、導電体２５２ａの導電体２５１ａと接する領域との向かい合う距離が、導電体２６０と、導電体２５２ｂの導電体２５１ｂと接する領域との向かい合う距離と略等しい構造にできる。このため、微細かつ良好な電気特性を有する半導体装置を、精度良く、高い歩留まりで作製することができる。なお、当該半導体装置を作製するための具体的な方法については、後ほど＜半導体装置の作製方法１＞で詳細に説明する。
導電体２５２は、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２５２は積層構造としてもよく、例えば、絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９に設けられた開口の内壁と、導電体２５１の上面とに接して、チタン、窒化チタン等を成膜し、その内側に上記導電性材料を設ける構成としてもよい。
導電体２５２を積層構造とする場合、絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９に設けられた開口の内壁、及び、導電体２５２の上面と接する導電体としては、導電体２０５ａなどと同様に、水素や水などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム又は酸化ルテニウムなどを用いることが好ましい。また、水又は水素などの不純物の透過を抑制する機能を有する導電性材料は、単層又は積層で用いてもよい。当該導電性材料を用いることで、絶縁体２２９より上層から水素や水などの不純物が、導電体２５２ａ及び導電体２５２ｂを通じて酸化物２３０に混入するのを抑制することができる。
また、図示しないが、導電体２５２ａ及び導電体２５２ｂの上面に接して、配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、導電体２０３などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
以上では、本発明の一態様に係るトランジスタ２００を有する半導体装置の構成例について説明した。本発明が解決しようとする課題の一つである「微細化が可能な半導体装置の作製」を実現するためには、当該半導体装置が有するトランジスタの微細化（チャネル長、チャネル幅の縮小等）だけでなく、それ以外にも、例えば、トランジスタのソース電極又はドレイン電極と、配線と、を接続するプラグの間隔縮小や、当該プラグを通すコンタクトホールの開口径縮小等が求められる。本発明の一態様に係るトランジスタ２００を有する半導体装置は、上記プラグの間隔を短くしても当該プラグがトランジスタの第１のゲート電極と接触しない点、当該プラグを精度良く形成できる点、作製プロセスの自由度が高い点などに特徴を有する。半導体装置の具体的な作製方法については、後ほど＜半導体装置の作製方法１＞で詳細を説明するが、本発明の一態様に係るトランジスタ２００を有する半導体装置は、微細化が可能な半導体装置を高歩留まりで提供することができる。
＜半導体装置の構成例２＞
以下では、＜半導体装置の構成例１＞で示した半導体装置とは異なる、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
図２（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図２（Ｂ）及び図２（Ｃ）は、当該半導体装置の断面図である。ここで、図２（Ｂ）は、図２（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図２（Ｃ）は、図２（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
なお、図２に示す半導体装置において、＜半導体装置の構成例１＞で示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。また、以下では、＜半導体装置の構成例１＞で説明した半導体装置と異なる部分について説明を行い、それ以外の部分については、＜半導体装置の構成例１＞で説明した内容を参酌できるものとする。
図２に示す半導体装置は、図２（Ａ）に示すように、複数のトランジスタ２００が、酸化物２３０ｃ＿２、絶縁体２５０＿２、及び導電体２６０＿２を挟んで、チャネル長方向に隣接して設けられている点が、＜半導体装置の構成例１＞で示した半導体装置と異なる。
酸化物２３０ｃ＿２、絶縁体２５０＿２、及び導電体２６０＿２は、図２（Ｂ）に示すように、チャネル長方向に隣接するトランジスタ２００間の、絶縁体２２６と絶縁体２２４とに設けられた開口内に形成されている。具体的には、当該開口の内壁に接して酸化物２３０ｃ＿２が形成され、その内側に絶縁体２５０＿２が形成され、さらにその内側に導電体２６０＿２が形成された構成を有している。ここで、絶縁体２２６の上面の高さと、酸化物２３０ｃ＿２の上面高さと、絶縁体２５０＿２の上面の高さは同程度であることが好ましい。また、導電体２６０＿２の上面の高さは、絶縁体２２６、酸化物２３０ｃ＿２、及び絶縁体２５０＿２の上面の高さよりも高いことが好ましく、かつ、導電体２６０の上面の高さと同程度であることが好ましい。
導電体２６０が、第１のゲート電極としての機能を有するのに対し、導電体２６０＿２は、チャネル長方向に隣接するトランジスタ２００同士が接触しないように、隔離するための機能を有する。なお、後ほど＜半導体装置の作製方法２＞で説明するが、導電体２６０＿２は、第１のゲート電極としての機能を有する導電体２６０と同じ材料を用いて同時に形成することができる。そのため、本明細書では、導電体２６０＿２のことを「ダミーゲート」と呼ぶ場合がある。
絶縁体２２６、酸化物２３０ｃ、酸化物２３０ｃ＿２、絶縁体２５０、絶縁体２５０＿２、導電体２６０、及び導電体２６０＿２上には絶縁体２２７が設けられ、絶縁体２２７上には絶縁体２２８が設けられ、絶縁体２２８上には絶縁体２２９が設けられている。ここで、図２（Ｂ）に示すように、絶縁体２２７及び絶縁体２２８は、酸化物２３０ｃ、酸化物２３０ｃ＿２、絶縁体２５０、絶縁体２５０＿２、及び絶縁体２２６の上面、導電体２６０と導電体２６０＿２の上面、及び導電体２６０と導電体２６０＿２の側面を覆うように形成されていることが好ましい。また、絶縁体２２９は、少なくとも、絶縁体２２７の膜厚、及び、絶縁体２２８の膜厚よりも、厚い膜厚を有していることが好ましい。絶縁体２２７、絶縁体２２８、及び絶縁体２２９がこのような構成を有することで、絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９に対して、導電体２５２を形成するための開口処理をドライエッチング法で行う際、第１のゲート電極としての機能を有する導電体２６０、及び、ダミーゲートである導電体２６０＿２を貫通しないように、当該開口を自己整合的に形成することが可能となる。これについては、別途、詳細を後述する。
図２（Ａ）及び図２（Ｂ）に示すように、導電体２５２ａと、導電体２５２ｂとは、第１のゲート電極としての機能を有する導電体２６０を挟んで、対向して設けられる。また、導電体２５２ａは、ダミーゲートである導電体２６０＿２を挟んで、隣接するトランジスタのプラグとしての機能を有する導電体２５２ｂ＿２と対向して設けられる。また、導電体２５２ｂは、ダミーゲートである導電体２６０＿２を挟んで、隣接するトランジスタのプラグとしての機能を有する導電体２５２ａ＿２と対向して設けられる。
ここで、図２（Ａ）（Ｂ）に示すように、導電体２５２ａ及び導電体２５２ｂは、上面から見て、絶縁体２２８が絶縁体２２７を介して導電体２６０の側面、および導電体２６０＿２の側面と重なる領域の少なくとも一部と重なるように設けられることが好ましい。上記構造にすることで、導電体２５２ａと導電体２５２ｂとの間隔を狭めることができるため、トランジスタ２００の微細化を図ることができる。かつ、チャネル長方向に隣接するトランジスタ間の間隔を狭めることができるため、トランジスタ２００を有する半導体装置の高集積化を図ることができる。また、導電体２５２ａと導電体２５２ｂの間隔を狭めても、導電体２５２ａ及び導電体２５２ｂと、第１のゲート電極としての機能を有する導電体２６０とを隔離した構造にできるため、トランジスタ２００は良好な電気特性を提供することができる。かつ、導電体２５２ａ（導電体２５２ｂ）及び導電体２５２ｂ＿２（導電体２５２ａ＿２）と、ダミーゲートである導電体２６０＿２とを隔離した構造にできるため、チャネル長方向に隣接したトランジスタ同士が電気的に短絡することがなく、トランジスタ２００を有する半導体装置は良好な電気特性を提供することができる。なお、導電体２５２ａ、導電体２５２ｂ、導電体２５２ａ＿２、導電体２５２ｂ＿２、及び絶縁体２２９の上面の高さは、図２（Ｂ）に示すように、同程度としてもよい。
また、図２に示す半導体装置は、上述した構成を有することで、第１のゲート電極としての機能を有する導電体２６０と、導電体２５２ａの導電体２５１ａと接する領域との向かい合う距離が、導電体２６０と、導電体２５２ｂの導電体２５１ｂと接する領域との向かい合う距離と略等しい構造にできる。このため、微細で集積度が高く、かつ良好な電気特性を有する半導体装置を、精度良く、高い歩留まりで作製することができる。なお、当該半導体装置を作製するための具体的な方法については、後ほど＜半導体装置の作製方法２＞で詳細に説明する。
以上では、＜半導体装置の構成例１＞で示した半導体装置とは異なる、本発明の一態様に係るトランジスタ２００を有する半導体装置の構成例について説明した。本発明が解決しようとする課題の一つである「微細化が可能な半導体装置の作製」を実現するためには、当該半導体装置が有するトランジスタの微細化（チャネル長、チャネル幅の縮小等）だけでなく、それ以外にも、例えば、トランジスタのソース電極又はドレイン電極と、配線と、を接続するプラグの間隔縮小や、当該プラグを通すコンタクトホールの開口径縮小等が求められる。本発明の一態様に係るトランジスタ２００を有する半導体装置は、上記プラグの間隔を短くしても当該プラグがトランジスタの第１のゲート電極と接触しない点、当該プラグを精度良く形成できる点、作製プロセスの自由度が高い点などに特徴を有する。
また、上記とは別の、本発明が解決しようとする課題の一つである「高集積化が可能な半導体装置の作製」を実現するためには、半導体装置が有する複数のトランジスタにおいて、隣接するトランジスタ同士の間隔を可能な限り狭めることが求められる。本発明の一態様に係るトランジスタ２００を有する半導体装置は、隣接するトランジスタ同士の間隔を狭くしてもダミーゲートによって互いが接触しない点、当該ダミーゲート及び当該ダミーゲートを挟んで隣接するトランジスタを精度良く形成できる点、作製プロセスの自由度が高い点などに特徴を有する。半導体装置の具体的な作製方法については、後ほど＜半導体装置の作製方法２＞で詳細を説明するが、本発明の一態様に係るトランジスタ２００を有する半導体装置は、微細化又は高集積化が可能な半導体装置を高歩留まりで提供することができる。
＜半導体装置の変形例＞
以下では、＜半導体装置の構成例２＞で示した半導体装置の変形例として、本発明の一態様に係るトランジスタ２００ａ及びトランジスタ２００ｂを有する半導体装置について説明する。
図３１（Ａ）は、トランジスタ２００ａ及びトランジスタ２００ｂを有する半導体装置の上面図である。また、図３１（Ｂ）は、図３１（Ａ）にＢ１−Ｂ２の一点鎖線で示す部位の断面図であり、トランジスタ２００ａ及びトランジスタ２００ｂのチャネル長方向の断面図でもある。図３１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
なお、図３１に示す半導体装置において、＜半導体装置の構成例２＞で示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。また、以下では、＜半導体装置の構成例２＞で説明した半導体装置と異なる部分について説明を行い、それ以外の部分については、＜半導体装置の構成例２＞で説明した内容を参酌できるものとする。
図３１に示す半導体装置は、トランジスタ２００ａ及びトランジスタ２００ｂを有する点が、＜半導体装置の構成例２＞で示したトランジスタ２００を有する半導体装置と異なる。
［トランジスタ２００ａ、トランジスタ２００ｂ］
図３１（Ｂ）に示すように、トランジスタ２００ａ及びトランジスタ２００ｂは、それぞれが独立した構成を有しているわけではなく、導電体２５１ｃを互いのソース電極又はドレイン電極のいずれかとして共有する構成を有している。
例えば、導電体２５１ａをトランジスタ２００ａのソース電極として、導電体２５１ｂをトランジスタ２００ｂのソース電極として機能させる場合には、導電体２５１ｃをトランジスタ２００ａとトランジスタ２００ｂの双方のドレイン電極として機能させることができる。同様にして、例えば、導電体２５１ａをトランジスタ２００ａのドレイン電極として、導電体２５１ｂをトランジスタ２００ｂのドレイン電極として機能させる場合には、導電体２５１ｃをトランジスタ２００ａとトランジスタ２００ｂの双方のソース電極として機能させることができる。
なお、導電体２５１ｃを、トランジスタ２００ａ及びトランジスタ２００ｂのソース電極とドレイン電極のいずれとして機能させるかは、導電体２５１ａ及び導電体２５１ｂに印加する電位の大きさと、導電体２５１ｃに印加する電位の大きさとの相対関係によって任意に変えることができる。例えば、トランジスタ２００ａ及びトランジスタ２００ｂがｎチャネル型（ｐチャネル型）のトランジスタである場合、導電体２５１ａ及び導電体２５１ｂに印加する電位のほうが導電体２５１ｃに印加する電位よりも大きければ、導電体２５１ｃはトランジスタ２００ａ及びトランジスタ２００ｂのソース電極（ドレイン電極）として機能し、導電体２５１ａ及び導電体２５１ｂに印加する電位のほうが導電体２５１ｃに印加する電位よりも小さければ、導電体２５１ｃはトランジスタ２００ａ及びトランジスタ２００ｂのドレイン電極（ソース電極）として機能する。
上述のように、異なる２つのトランジスタであるトランジスタ２００ａとトランジスタ２００ｂのソース電極又はドレイン電極を互いに共有する構成にすることで、トランジスタ２００ａとトランジスタ２００ｂをそれぞれ独立した構成にする場合よりも、トランジスタ２００ａ及びトランジスタ２００ｂの占有面積を縮小させることができる。また、トランジスタ２００ａ及びトランジスタ２００ｂの占有面積が縮小することにより、トランジスタ２００ａ及びトランジスタ２００ｂを有する半導体装置の高集積化を図ることができる。
また、図３１において、導電体２５２ａ及び導電体２５２ｃは、トランジスタ２００ａのソース電極又はドレイン電極（導電体２５１ａ又は導電体２５１ｃ）と上層配線（図示しない。）を接続するプラグとしての機能を有し、導電体２５２ｂ及び導電体２５２ｃは、トランジスタ２００ｂのソース電極又はドレイン電極（導電体２５１ｂ又は導電体２５１ｃ）と上層配線（図示しない。）を接続するプラグとしての機能を有する。
例えば、導電体２５１ｃをトランジスタ２００ａ及びトランジスタ２００ｂのソース電極として機能させる場合、トランジスタ２００ａ及びトランジスタ２００ｂのドレイン電極（導電体２５１ａ及び導電体２５１ｂ）と電気的に接続する導電体２５２ａ及び導電体２５２ｂを、例えば、上層で電気的に接続することで（図示しない。）、トランジスタ２００ａとトランジスタ２００ｂのドレイン電流を、合計値として一括で検出することができる。一方、例えば、導電体２５１ｃをトランジスタ２００ａ及びトランジスタ２００ｂのドレイン電極として機能させる場合、トランジスタ２００ａ及びトランジスタ２００ｂのソース電極（導電体２５１ａ及び導電体２５１ｂ）と電気的に接続する導電体２５２ａ及び導電体２５２ｂを、例えば、上層で電気的に接続することで（図示しない。）、トランジスタ２００ａとトランジスタ２００ｂのそれぞれのソース電極に一括で共通電位を与えることができ、また、トランジスタ２００ａとトランジスタ２００ｂのドレイン電流の合計値を、導電体２５２ｃ一本のみで検出することができる。半導体装置が上述のような構成を有することで、大電流を得るためにトランジスタの数を増やした場合であっても、半導体装置は高い集積度を保つことができる。なお、導電体２５２ａ及び導電体２５２ｂは、上層で電気的に接続せず、それぞれを独立して制御する構成としてもよい。
なお、図３１に示す半導体装置は、チャネル長方向において、２本のダミーゲート（導電体２６０＿２）間に２個のトランジスタ（トランジスタ２００ａ及びトランジスタ２００ｂ）を有する構成となっているが、本発明の一態様に係る半導体装置の変形例はこの限りではない。本発明の一態様に係る半導体装置は、チャネル長方向において、２本のダミーゲート間に３個以上のトランジスタを有する構成であってもよい。
例えば、チャネル長方向において、２本のダミーゲート間（導電体２６０＿２）に存在する複数のトランジスタを一つの「セル」として機能させる場合、図３１に示す半導体装置は、複数のダミーゲートで区切った複数の「セル」によって構成された「セルアレイ」としての機能を有しているといえる。この場合、「セル」を構成するトランジスタの個数が多いほど、「セル」１個あたりの出力電流（すなわち、「セル」を構成する複数のトランジスタのドレイン電流の合計値）を大きくすることができる。
当然のことながら、「セル」を構成するトランジスタの個数が増えるほど、「セルサイズ」は大きくなるが、上述してきたように、本発明の一態様に係るトランジスタ２００（又は、トランジスタ２００ａ及びトランジスタ２００ｂ）は、微細化又は高集積化が可能である。そのため、「セル」を構成するトランジスタの個数が増えても、「セルサイズ」の大幅な増大を抑制することができ、「セル」を有する半導体装置の微細化又は高集積化を実現することができる。
以上のように、図３１に示す半導体装置は、本発明が解決しようとする課題の一つである微細化又は高集積化が可能な半導体装置を高歩留まりで提供することができる。
本発明の一態様に係る半導体装置の一例は、上で説明してきた半導体装置（図１、図２、及び図３１参照。）に限られない。本発明の一態様に係る半導体装置は、上で説明してきた各半導体装置の構成を適宜組み合わせて用いることができる。
＜半導体装置の構成要素＞
以下では、本発明の一態様に係るトランジスタ２００（又は、トランジスタ２００ａ及びトランジスタ２００ｂ）を有する半導体装置（図１、図２、及び図３１参照。）に適用できる各構成要素について詳細に説明する。
〔基板〕
トランジスタ２００（又は、トランジスタ２００ａ及びトランジスタ２００ｂ）を形成する基板としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編み込んだシート、フィルム又は箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
可撓性基板である基板としては、例えば、金属、合金、樹脂又はガラス、若しくはそれらの繊維などを用いることができる。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
〔絶縁体〕
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
ここで、ゲート絶縁体として機能する絶縁体には、ゲート絶縁体として機能する絶縁体に、比誘電率が高いｈｉｇｈ−ｋ材料を用いることで、トランジスタの微細化、及び高集積化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率が高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、窒化シリコン、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、又は、シリコン及びハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン又は樹脂などがある。
また、特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート又はアクリルなどがある。また、例えば、酸化シリコン、及び酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
また、金属酸化物を用いたトランジスタは、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。具体的には、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルなどの金属酸化物、窒化酸化シリコン又は窒化シリコンなどを用いることができる。
例えば、絶縁体２２８、絶縁体２２２、絶縁体２１４、及び絶縁体２１０として、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体を用いればよい。なお、絶縁体２２８、絶縁体２２２、絶縁体２１４、及び絶縁体２１０は、酸化アルミニウム、窒化シリコン又は酸化ハフニウムなどを有することが好ましい。
例えば、絶縁体２１２、絶縁体２１６、絶縁体２２０、絶縁体２２４、絶縁体２２６、絶縁体２５０（及び絶縁体２５０＿２）、絶縁体２２７、及び絶縁体２２９としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。具体的には、酸化シリコン、酸化窒化シリコン又は窒化シリコンを有することが好ましい。
例えば、ゲート絶縁体として機能する絶縁体２２４及び絶縁体２５０において、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムを酸化物２３０と接する構造とすることで、酸化シリコン又は酸化窒化シリコンに含まれるシリコンが、酸化物２３０に混入することを抑制することができる。一方、絶縁体２２４及び絶縁体２５０（並びに絶縁体２５０＿２）において、酸化シリコン又は酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。当該トラップセンターは、電子を捕獲することでトランジスタのＶｔｈをプラス方向に変動させることができる場合がある。
絶縁体２１２、絶縁体２１６、絶縁体２２６、絶縁体２２７、及び絶縁体２２９は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体２１２、絶縁体２１６、絶縁体２２６、絶縁体２２７、及び絶縁体２２９は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン又は樹脂などを有することが好ましい。又は、絶縁体２１２、絶縁体２１６、絶縁体２２６、絶縁体２２７、及び絶縁体２２９は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン又は空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート又はアクリルなどがある。
〔導電体〕
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。又は、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体２６０（及び導電体２６０＿２）、導電体２０３ａ、導電体２０３ｂ、導電体２０５ａ、導電体２０５ｂ、導電体２５１ａ及び導電体２５１ｂ（並びに導電体２５１ｃ）、及び、導電体２５２ａ及び導電体２５２ｂ（及び、導電体２５２ａ＿２及び導電体２５２ｂ＿２、並びに導電体２５２ｃ）としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
〔酸化物〕
酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃとして、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。以下では、本発明の一態様に係る酸化物２３０ａ、酸化物２３０ｂ、及び酸化物２３０ｃに適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウム又は亜鉛を含むことが好ましい。特に、インジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。その他の元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、又は材料の構成の一例を表す。
ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（又は正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり、大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
金属酸化物（酸化物半導体）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう。）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。すなわち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
金属酸化物は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の金属酸化物は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くするためには、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度が低いことを高純度真性又は実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性又は実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物に第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物に欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍におけるシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属又はアルカリ土類金属が含まれると、金属酸化物に欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属又はアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタは、ノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物に窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、金属酸化物がｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタは、ノーマリーオン特性となりやすい。したがって、当該金属酸化物において、窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物に酸素欠損を形成する場合がある。当該欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタは、ノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜半導体装置の作製方法１＞
以下では、＜半導体装置の構成例１＞で示した、本発明の一態様に係るトランジスタ２００を有する半導体装置の作製方法について、その一例を図３乃至図１６を用いて説明する。なお、図３乃至図１１、及び図１３において、各図の（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、各図の（Ｂ）及び（Ｃ）は、当該半導体装置の断面図である。ここで、各図の（Ｂ）は、各図の（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図の（Ｃ）は、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、以下で説明する半導体装置の作製方法において、当該半導体装置に適用できる各構成要素（基板、絶縁体、導電体、酸化物など）の具体的な材料については、＜半導体装置の構成要素＞で説明した内容を参酌できるものとする。
まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１０を成膜する。絶縁体２１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。ＡＬＤ法も、熱ＣＶＤ法と同様に、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法及びＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法及びＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法及びＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合のような搬送や圧力調整にかかる時間を必要としない分、成膜にかかる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
本実施の形態では、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１０は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。又は、ＡＬＤ法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
次に、絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２１２としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２１２に絶縁体２１０に達する開口を形成する。ここで、開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成にはウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、開口を形成する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
開口の形成後に、導電体２０３ａとなる導電体を成膜する。当該導電体は、酸素の透過を抑制する機能を有する導電体を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。又は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０３ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０３ａとなる導電体として、スパッタリング法によって窒化タンタル、又は窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体２０３ａとしてこのような金属窒化物を用いることにより、後述する導電体２０３ｂに銅など拡散しやすい金属を用いても、当該金属が導電体２０３ａから外に拡散するのを防ぐことができる。
次に、導電体２０３ａとなる導電体上に、導電体２０３ｂとなる導電体を成膜する。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０３ｂとなる導電体として、銅などの低抵抗導電性材料を成膜する。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）処理を行うことで、導電体２０３ａとなる導電体、及び、導電体２０３ｂとなる導電体の一部を除去し、絶縁体２１２を露出する。その結果、開口部のみに、導電体２０３ａとなる導電体、及び、導電体２０３ｂとなる導電体が残存する。これにより、上面が平坦な、導電体２０３ａ及び導電体２０３ｂを含む導電体２０３を形成することができる（図３参照。）。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。
次に、絶縁体２１２及び導電体２０３上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、導電体２０３ｂに銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２１６としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２１４及び絶縁体２１６に、導電体２０３に達する開口を形成する。開口の形成はウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。
開口の形成後に、導電体２０５ａとなる導電体を成膜する。導電体２０５ａとなる導電体は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。又は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０５ａとなる導電体として、スパッタリング法によって窒化タンタルを成膜する。
次に、導電体２０５ａとなる導電体上に、導電体２０５ｂとなる導電体を成膜する。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０５ｂとなる導電体として、ＡＬＤ法によって窒化チタンを成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０５ａとなる導電体、及び、導電体２０５ｂとなる導電体の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａとなる導電体、及び、導電体２０５ｂとなる導電体が残存する。これにより、上面が平坦な、導電体２０５ａ及び導電体２０５ｂを含む導電体２０５を形成することができる（図３参照。）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
次に、絶縁体２１６及び導電体２０５上に絶縁体２２０を成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２０として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２２０としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
特に、絶縁体２２２として、ＡＬＤ法により、酸化ハフニウムを成膜することが好ましい。ＡＬＤ法により成膜された酸化ハフニウムは、酸素、水素、及び水に対するバリア性を有する。絶縁体２２２が、水素及び水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、及び水は、トランジスタ２００の内側へ拡散することなく、酸化物２３０中の酸素欠損の生成を抑制することができる。
次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２２４としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
続いて、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素又は不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上若しくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。又は、第１の加熱処理は、初めに窒素又は不活性ガス雰囲気で行った後、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で、連続して行う構成としてもよい。
上記加熱処理によって、絶縁体２２４に含まれる水素や水などの不純物を除去することなどができる。
又は、第１の加熱処理として、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えば、マイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。又は、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率良く絶縁体２２４内に導くことができる。又は、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために、酸素を含むプラズマ処理を行ってもよい。なお、第１の加熱処理は行わなくてもよい場合がある。
また、加熱処理は、絶縁体２２０成膜後、及び絶縁体２２２の成膜後のそれぞれに行うこともできる。当該加熱処理は、上述した加熱処理条件を用いることができるが、絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
本実施の形態では、第１の加熱処理として、絶縁体２２４成膜後に、窒素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、絶縁体２２４上に、酸化物２３０ａとなる酸化物２３０Ａと、酸化物２３０ｂとなる酸化物２３０Ｂを順に成膜する。なお、上記酸化物は、大気環境に晒さずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化物２３０Ａ、及び酸化物２３０Ｂ上に大気環境からの不純物又は水分が付着することを防ぐことができ、酸化物２３０Ａと酸化物２３０Ｂとの界面近傍を清浄に保つことができる。
酸化物２３０Ａ、及び酸化物２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
例えば、酸化物２３０Ａ、及び酸化物２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、又は、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化物中の過剰酸素を増やすことができる。また、上記酸化物をスパッタリング法によって成膜する場合は、上述したＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることができる。
特に、酸化物２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。なお、酸化物２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
また、酸化物２３０Ｂをスパッタリング法で成膜する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の金属酸化物が形成される。酸素欠乏型の金属酸化物をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。
本実施の形態では、酸化物２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化物２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。なお、各酸化物は、成膜条件、及び原子数比を適宜選択することで、トランジスタ２００の酸化物２３０に求める特性に合わせて成膜するとよい。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、上述した第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化物２３０Ａ、及び酸化物２３０Ｂ中の水素や水などの不純物を除去することなどができる。また、酸化物２３０Ａ中に含まれる過剰酸素を、酸化物２３０Ｂ中に供給することができる。酸化物２３０Ｂは、後にトランジスタ２００のチャネル形成領域を有する酸化物２３０ｂとなる酸化物である。そのため、第２の加熱処理によって酸化物２３０Ｂ中に酸素を供給し、酸化物２３０Ｂ中の酸素欠損を低減させることで、良好な電気特性と信頼性を有するトランジスタ２００を提供することができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、導電体２５１ａ及び導電体２５１ｂとなる導電体２５１Ａを成膜する（図３参照。）。導電体２５１Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。導電体２５１Ａとして、例えば、窒化タンタル、タングステン、窒化チタンなどの導電体を用いることができる。又は、例えば、タングステンを成膜し、当該タングステン上に、窒化チタンや窒化タンタル等の酸素の透過を抑制する機能を有する導電体を成膜する構成としてもよい。当該構成とすることで、導電体２５１Ａの上側から混入した酸素によってタングステンが酸化し、電気抵抗値が増加するのを抑制することができる。
又は、導電体２５１Ａとして、導電性を有する酸化物、例えば、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物、又は窒素を含むインジウムガリウム亜鉛酸化物を成膜し、当該酸化物上に、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料、又は、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを成膜する構成としてもよい。
当該酸化物は、酸化物２３０中の水素を吸収、及び外方から拡散してくる水素を捕獲する機能を有する場合があり、トランジスタ２００の電気特性及び信頼性が向上することがある。又は、当該酸化物の代わりにチタンを用いても、同様の機能を有する場合がある。
本実施の形態では、導電体２５１Ａとして、スパッタリング法によってタングステンを成膜する。
次に、酸化物２３０Ａ、酸化物２３０Ｂ、及び導電体２５１Ａをリソグラフィー法により加工し、絶縁体２２４上に酸化物２３０ａ、酸化物２３０ｂ、及び導電体２５１Ｂを形成する（図４参照。）。なお、当該加工により、絶縁体２２４の一部が除去される場合がある。
ここで、酸化物２３０ａ及び酸化物２３０ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ及び酸化物２３０ｂの側面は、絶縁体２２４の上面に対して、略垂直であることが好ましい。酸化物２３０ａ及び酸化物２３０ｂの側面が、絶縁体２２４の上面に対して略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで、導電体、半導体、又は絶縁体などを所望の形状に加工することができる。
レジストマスクは、例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することで形成すればよい。また、基板と投影レンズとの間に液体（例えば、水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接パターン描画を行うため、上述したレジスト露光用のマスクは不要となる。
リソグラフィー法におけるエッチング処理としては、ドライエッチング法やウエットエッチング法を用いることができる。特に、ドライエッチング法は、微細加工に適しており好ましい。なお、上記エッチング処理後に残ったレジストマスクは、アッシングなどのドライエッチング処理、又はウエットエッチング処理で除去することができる。又はドライエッチング処理後にウエットエッチング処理を行う、若しくはウエットエッチング処理後にドライエッチング処理を行う、などで除去することができる。
また、レジストマスクの代わりに、絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２５１Ａ上にハードマスク材料となる絶縁体や導電体を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化物２３０Ａ、酸化物２３０Ｂ、及び導電体２５１Ａのエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。酸化物２３０Ａ、酸化物２３０Ｂ、及び導電体２５１Ａのエッチング後に、ハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響がない、あるいは後工程で利用できる場合は、必ずしもハードマスクを除去する必要はない。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。又は平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。又は高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
なお、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が、酸化物２３０ａ、酸化物２３０ｂ、及び導電体２５１Ｂなどの表面又は内部に付着又は拡散することがある。不純物としては、例えば、フッ素又は塩素などがある。
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウエット洗浄、プラズマを用いたプラズマ処理、又は熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
ウエット洗浄としては、シュウ酸、リン酸又はフッ化水素酸などを炭酸水又は純水で希釈した水溶液を用いて洗浄処理を行ってもよい。又は、純水又は炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水又は炭酸水を用いた超音波洗浄を行う。
続いて、第３の加熱処理を行ってもよい。第３の加熱処理は、上述した加熱処理の条件を用いることができる。
次に、絶縁体２２４及び導電体２５１Ｂ上に絶縁体２２６Ａを成膜する。絶縁体２２６Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２６Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２２６Ａとしては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２２６Ａの一部を除去することで、絶縁体２２６Ａの上面を平坦化する（図５参照。）。当該平坦化は、ＣＭＰ処理やドライエッチング処理などで行うことができる。本実施の形態では、ＣＭＰ処理によって絶縁体２２６Ａの上面を平坦化する。なお、絶縁体２２６Ａの成膜後の上面が平坦性を有している場合は、上記平坦化処理を行わなくてもよい場合がある。
次に、絶縁体２２６Ａ及び導電体２５１Ｂをリソグラフィー法により加工し、酸化物２３０ｂの上面に達する開口２３１、絶縁体２２６、導電体２５１ａ、及び導電体２５１ｂを形成する（図６参照。）。リソグラフィー法におけるレジスト露光は、マスクを介して、例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ光などを用いて行ってもよいし、液浸技術を用いて行ってもよい。また、マスクを介さずに、電子ビームやイオンビームでレジスト上に直接パターン描画を行う方法を用いてもよい。電子ビームやイオンビームを用いる露光は、上記の光を用いる露光よりも微細なパターンをレジスト上に描画できるため、微細加工に好適である。本実施の形態では、電子ビームを用いてレジスト露光を行う。
リソグラフィー法におけるエッチング処理としては、ドライエッチング法やウエットエッチング法を用いることができる。本実施の形態では、上述した電子ビームによるレジスト露光、及び現像後に、ドライエッチング法を用いて、絶縁体２２６Ａ及び導電体２５１Ｂのエッチングを行う。なお、絶縁体２２６Ａと導電体２５１Ｂのエッチングは、それぞれ異なるエッチングガスを用いて、連続して行う。本実施の形態では、まず、絶縁体２２６Ａに対して、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用いてエッチングを行い、続いて、導電体２５１Ｂに対して、ＣＦ４、Ｏ２、及びＣｌ２の混合ガスを用いてエッチングを行う。なお、当該エッチング処理により、酸化物２３０ｂの一部が除去される場合がある。
次に、開口２３１の内壁及び絶縁体２２６上に、酸化物２３０ｃとなる酸化物２３０Ｃを成膜する。酸化物２３０Ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。なお、酸化物２３０Ｃをスパッタリング法で成膜する場合、スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。酸化物２３０Ｃを上記条件で成膜することで、酸化物２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ｂに供給される場合がある。本実施の形態では、酸化物２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
次に、酸化物２３０Ｃ上に、絶縁体２５０となる絶縁体２５０Ａを成膜する（図７参照。）。絶縁体２５０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２５０Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２５０Ａとしては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２５０Ａ上に、導電体２６０となる導電体２６０Ａを成膜する（図８参照。）。導電体２６０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２６０Ａとして、ＡＬＤ法によって窒化チタンを成膜した後、さらに、ＣＶＤ法によってタングステンを成膜する。なお、導電体２６０Ａでは、窒化チタンの膜厚よりも、タングステンの膜厚のほうが厚いことが好ましい。また、窒化チタンは、絶縁体２５０Ａを介して、開口２３１の内壁に沿って成膜し、開口２３１内の残りの空間をタングステンで埋め込むように成膜することが好ましい。このように導電体２６０Ａを成膜することで、後に、窒化チタンとタングステンの積層構造を有する導電体２６０を形成することができる。
次に、絶縁体２２６の上面が露出するまで導電体２６０Ａ、絶縁体２５０Ａ、及び酸化物２３０Ｃの上面を研磨し、導電体２６０、絶縁体２５０、及び酸化物２３０ｃを形成する（図９参照。）。当該研磨は、ＣＭＰ処理などによって行うことができる。また、絶縁体２２６の上面が露出するまで導電体２６０Ａ、絶縁体２５０Ａ、及び酸化物２３０Ｃの上面をドライエッチングすることによって、導電体２６０、絶縁体２５０、及び酸化物２３０ｃを形成してもよい。本実施の形態では、ＣＭＰ処理によって導電体２６０、絶縁体２５０、及び酸化物２３０ｃの形成を行う。当該ＣＭＰ処理によって、絶縁体２２６、絶縁体２５０、酸化物２３０ｃ、及び導電体２６０の上面の高さを同程度に形成することができる（図９参照。）。なお、当該ＣＭＰ処理によって、絶縁体２２６の一部が除去される場合がある。
次に、絶縁体２２６の上面をエッチング（ハーフエッチバック）し、絶縁体２２６の上面の高さを導電体２６０の上面の高さよりも低くして段差を形成する（図１０参照。）。当該エッチング処理としては、ドライエッチング法やウエットエッチング法を用いることができる。本実施の形態では、Ａｒ、ＣＨＦ３、及びＣＦ４の混合ガスを用いたドライエッチング法により、絶縁体２２６の上面を所望の膜厚分だけエッチングする。当該エッチング処理により、酸化物２３０ｃ及び絶縁体２５０の上面の一部も除去される場合がある。なお、当該エッチング処理後の絶縁体２２６、酸化物２３０ｃ、及び絶縁体２５０の上面の高さは、導電体２５１（導電体２５１ａ、導電体２５１ｂ）の上面の高さよりも高いことが好ましい。
次に、絶縁体２２６の上面、絶縁体２５０の上面、酸化物２３０ｃの上面、導電体２６０の上面、及び導電体２６０の側面に絶縁体２２７を、絶縁体２２７上に絶縁体２２８を、絶縁体２２８上に絶縁体２２９を、それぞれ成膜する（図１１参照。）。絶縁体２２７、絶縁体２２８、及び絶縁体２２９の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。なお、絶縁体２２７は、必ずしも有さなくても構わない。本実施の形態では、絶縁体２２７として、ＣＶＤ法によって酸化シリコンを成膜し、絶縁体２２８として、スパッタリング法によって酸化アルミニウムを成膜し、絶縁体２２９として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２２９は、絶縁体２２７及び絶縁体２２８よりも厚く成膜することが好ましい。なお、絶縁体２２７及び／又は絶縁体２２９は、酸化シリコン以外では、例えば、酸化窒化シリコンを用いてもよい。また、絶縁体２２８については、後ほど説明するように、絶縁体２２９、絶縁体２２７、及び絶縁体２２６との間でエッチングの「選択比（後述）」が取れる材料であればよく、酸化アルミニウム以外では、例えば、窒化シリコン、酸化ハフニウムを用いてもよい。
ここで、図１１（Ｂ）に示した領域２３４の拡大図を図１２に示す。図１２に示すように、絶縁体２２８は、絶縁体２２７を介して導電体２６０の側面に沿って成膜された領域２３３＿１と、絶縁体２２７を介して導電体２６０の上面に沿って成膜された領域２３３＿２と、領域２３３＿１及び領域２３３＿２を除いた領域２３３＿３と、を有する。半導体装置が絶縁体２２７を有さない場合、導電体２６０の側面と接する絶縁体２２８の領域が領域２３３＿１であり、導電体２６０の上面と接する絶縁体２２８の領域が領域２３３＿２であり、絶縁体２２６の上面と接する絶縁体２２８の領域が領域２３３＿３である。また、絶縁体２２８において、領域２３３＿３の成膜面を基準とした領域２３３＿１の膜厚ｔ１は、領域２３３＿３の膜厚ｔ２の２倍以上であることが好ましい（図１２参照。）。絶縁体２２８が上記のような構成を有することで、トランジスタ２００のプラグとしての機能を有する導電体２５２（導電体２５２ａ、導電体２５２ｂ）を設けるための開口を、第１のゲート電極としての機能を有する導電体２６０と接触させることなく、自己整合的に所望の箇所に形成することが可能となる。これについては、別途、後述する。
次に、絶縁体２２９の一部を除去することで、絶縁体２２９の上面を平坦化する（図１１参照。）。当該平坦化は、ＣＭＰ処理やドライエッチング処理などで行うことができる。本実施の形態では、ＣＭＰ処理によって絶縁体２２９の上面を平坦化する。なお、絶縁体２２９の成膜後の上面が平坦性を有している場合は、上記平坦化処理を行わなくてもよい場合がある。
次に、絶縁体２２９、絶縁体２２８、絶縁体２２７、及び絶縁体２２６をリソグラフィー法により加工し、導電体２５１ａの上面に達する開口２３２ａと、導電体２５１ｂの上面に達する開口２３２ｂと、を形成する（図１３参照。）。リソグラフィー法におけるレジスト露光は、マスクを介して、例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ光などを用いて行ってもよいし、液浸技術を用いて行ってもよい。また、マスクを介さずに、電子ビームやイオンビームでレジスト上に直接パターン描画を行う方法を用いてもよい。電子ビームやイオンビームを用いる露光は、上記の光を用いる露光よりも微細なパターンをレジスト上に描画できるため、微細加工に好適である。本実施の形態では、電子ビームを用いてレジスト露光を行う。
リソグラフィー法におけるエッチング処理としては、ドライエッチング法やウエットエッチング法を用いることができる。本実施の形態では、上述した電子ビームによるレジスト露光、及び現像後に、ドライエッチング法を用いて、絶縁体２２９、絶縁体２２８、絶縁体２２７、及び絶縁体２２６のエッチングを行う。なお、絶縁体２２９、絶縁体２２７、及び絶縁体２２６と、絶縁体２２８と、のエッチングは、それぞれ異なるエッチングガスを用いて行う。本実施の形態では、絶縁体２２９、絶縁体２２７、及び絶縁体２２６に対しては、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用いてエッチングを行い、絶縁体２２８に対しては、Ａｒ、Ｈ２、及びＣ４Ｆ８の混合ガスを用いてエッチングを行う。なお、当該エッチング処理により、導電体２５１（導電体２５１ａ、導電体２５１ｂ）の一部が除去される場合がある。
ここで、図１３（Ｂ）に示した領域２３５に着目し、上述した開口２３２ａ及び開口２３２ｂの形成時における、トランジスタ２００の加工形状の変遷を示した拡大図を図１４及び図１５に示す。
図１２で示したように、絶縁体２２８は、絶縁体２２７を介して、第１のゲート電極としての機能を有する導電体２６０の側面及び上面を覆うように設けられている。そのため、上述したように、絶縁体２２８における領域２３３＿３の成膜面を基準とした領域２３３＿１の膜厚（ｔ１）は、領域２３３＿３の膜厚（ｔ２）よりも２倍以上厚い。絶縁体２２８が、このような膜厚の異なる２つの領域（領域２３３＿１、領域２３３＿３）を有することで、当該膜厚の違いを利用して、開口２３２ａ及び開口２３２ｂを、第１のゲート電極としての機能を有する導電体２６０と接触させることなく、自己整合的に所望の箇所に形成することができる。
例えば、開口２３２ａ及び開口２３２ｂを、絶縁体２２８における領域２３３＿１の少なくとも一部、及び、領域２３３＿３の一部を加工して形成する場合を考える。まず、最上層である絶縁体２２９から開口処理が始まるが、絶縁体２２９の最上面から下層の絶縁体２２８の最上面に達するまでの距離が、領域２３３＿１上と領域２３３＿３上とで異なり、領域２３３＿１上のほうが、領域２３３＿３上よりも短い。そのため、絶縁体２２９は、領域２３３＿１上のほうが、領域２３３＿３上よりも先に開口されることになる（図１４（Ａ）参照。）。しかし、領域２３３＿３上についても完全に開口しなければならないため、引き続き、絶縁体２２９の開口処理を継続する必要がある。
ここで、絶縁体２２９と絶縁体２２８とでは、用いられている材料が異なる。例えば、上述したように、本実施の形態では、絶縁体２２９として酸化シリコンを用い、絶縁体２２８として酸化アルミニウムを用いる。それぞれの絶縁体に用いられている材料が異なることで、それぞれの絶縁体をエッチングするために用いるガスも異なる。例えば、上述したように、本実施の形態では、絶縁体２２９のエッチングに対しては、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用い、絶縁体２２８のエッチングに対しては、Ａｒ、Ｈ２、及びＣ４Ｆ８の混合ガスを用いる。このため、絶縁体２２９と、絶縁体２２８の、いずれを対象としたエッチングガスを用いるかによって、両者の間で十分な「選択比」を取ることができる。ここで、「選択比」とは、２つのエッチング対象物における両者のエッチングレートの比のことを指し、「選択比」が高いほど、両者のエッチングレートの差が大きいことを意味する。すなわち、絶縁体２２９及び絶縁体２２８に対して、絶縁体２２９を対象としたエッチングガス（Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガス）を用いてエッチングを行う場合には、絶縁体２２９のエッチングレートに対して絶縁体２２８のエッチングレートが十分遅くなるため、絶縁体２２８のエッチングの進行を抑えながら、絶縁体２２９のエッチングを進行させることができる。このため、領域２３３＿１上における絶縁体２２９の開口処理終了後も、領域２３３＿１のエッチング量を抑えながら、領域２３３＿３上における絶縁体２２９の開口処理を完遂させることができる（図１４（Ｂ）参照。）。なお、エッチングレートの遅い絶縁体２２８についても、エッチング量がゼロではないため、当該エッチング処理によって露出した絶縁体２２８の上面の一部が除去される場合がある。
上述のようにして、絶縁体２２９の開口処理が終了すると、次に、エッチングガスをＡｒ、Ｈ２、及びＣ４Ｆ８の混合ガスに切り替えて、絶縁体２２８の開口処理を行う。当該開口処理により、領域２３３＿１及び領域２３３＿３の双方とも、同じ膜厚分だけエッチングされる。具体的には、少なくとも、領域２３３＿３の膜厚（ｔ２）分がエッチングされる。ここで、上述したように、絶縁体２２８における領域２３３＿３の成膜面を基準とした領域２３３＿１の膜厚（ｔ１）は、領域２３３＿３の膜厚（ｔ２）よりも２倍以上厚い。このため、当該開口処理によって領域２３３＿３が開口しても、領域２３３＿１については一部（少なくとも、ｔ１−ｔ２の膜厚分）が残存する。すなわち、当該開口処理によって、領域２３３＿３のみが、選択的かつ自己整合的に開口される（図１５（Ａ）参照。）。
なお、本実施の形態では、絶縁体２２９を対象にエッチングする場合と、絶縁体２２８を対象にエッチングする場合とで、使用するエッチングガスを切り替えているが、本発明の一態様はこの限りではない。例えば、初めに開口処理を行う絶縁体２２９のエッチングガスを、次の絶縁体２２８の開口時において使用し続けてもよい。この場合、エッチング対象となる絶縁体によってエッチングガスを切り替える必要がないため、エッチングガス種の節約や、開口処理時間の短縮を図ることができる。ただし、この場合、絶縁体２２９のエッチングレートに比べて絶縁体２２８のエッチングレートが遅くなるため、絶縁体２２８の開口に時間がかかる。そのため、この方法を用いて絶縁体２２８の開口処理を行う場合、あらかじめ、領域２３３＿１の膜厚（ｔ１）と領域２３３＿３の膜厚（ｔ２）を適当な比率に調節しておく必要がある。具体的には、図１０に示した絶縁体２２６のハーフエッチバック量と、図１１に示した絶縁体２２８の成膜時の膜厚の組み合わせを最適化することで、ｔ１とｔ２を所望の比率に調節することができる。
次に、再度、エッチングガスをＡｒ、Ｏ２、及びＣ４Ｆ６の混合ガスに切り替えて、絶縁体２２７及び絶縁体２２６の開口処理を行う。上述したように、本実施の形態では、絶縁体２２７及び絶縁体２２６は、いずれも酸化シリコンを用いている。そのため、両者とも共通のエッチングガス（Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガス）を用いて、導電体２５１（導電体２５１ａ、導電体２５１ｂ）の上面に達する開口を一括で形成することができる（図１５（Ｂ）参照。）。
以上のように、絶縁体２２９と絶縁体２２８の「選択比」の違いや、ｔ１よりもｔ２のほうが薄いことなどを利用して、領域２３３＿３のみを選択的に貫通させることで、自己整合的に開口２３２ａ及び開口２３２ｂを形成することができる。例えば、図１５（Ｂ）において、第１のゲート電極としての機能を有する導電体２６０と、導電体２５１ａ上における開口２３２ａの底面との向かい合う距離をｄ１、導電体２６０と、導電体２５１ｂ上における開口２３２ｂの底面との向かい合う距離をｄ２とすると、本実施の形態で説明してきた作製方法を用いることで、例えば、開口２３２ａと開口２３２ｂの間隔を短くした場合であっても、第１のゲート電極としての機能を有する導電体２６０に接触させることなく、上記の距離ｄ１、距離ｄ２を保ったまま、所望の箇所に開口２３２ａ及び開口２３２ｂを形成することができる。
また、本実施の形態で説明してきた作製方法を用いることで、例えば、開口２３２ａ及び開口２３２ｂ形成時のレジスト露光でわずかな位置ずれが生じ、そのままエッチング処理を進めたとしても、第１のゲート電極としての機能を有する導電体２６０に接触させることなく、上述の距離ｄ１、距離ｄ２を保ったまま、開口２３２ａ及び開口２３２ｂを形成することができる。
図１６に、上述の位置ずれが生じた状態で開口２３２ａ及び開口２３２ｂの形成を行った場合の、領域２３５の拡大図を示す。図１６（Ａ）は、狙いよりも左側に位置ずれが生じた場合、図１６（Ｂ）は、狙いよりも右側に位置ずれが生じた場合の断面図である。少なくとも、領域２３３＿１の幅以内の位置ずれであれば、上述の距離ｄ１、距離ｄ２を保ったまま、開口２３２ａ及び開口２３２ｂを形成できることがわかる。
上述したように、本発明が解決しようとする課題の一つである「微細化が可能な半導体装置の作製」を実現するためには、当該半導体装置が有するトランジスタの微細化（チャネル長、チャネル幅の縮小等）だけでなく、トランジスタのソース電極又はドレイン電極と、配線と、を接続するプラグの間隔縮小や、プラグを通すコンタクトホールの開口径縮小、及び、これらを実現する作製プロセスの確立などが求められる。本実施の形態で説明してきた作製方法は、プラグの間隔を短くしてもプラグがトランジスタの第１のゲート電極と接触しない点、プラグを設けるための開口を精度良く形成できる点、当該開口形成時に多少の位置ずれが生じてもトランジスタの第１のゲート電極とプラグとの距離を一定に保てる点、すなわち、作製プロセスの自由度が高い点などに特徴があり、上記要求を解決できる可能性を有する作製方法であるといえる。
なお、開口２３２ａ及び開口２３２ｂの形成後は、開口２３２ａ及び開口２３２ｂの内壁、及び絶縁体２２９上に、導電体２５２（導電体２５２ａ、導電体２５２ｂ）となる導電体を成膜する。
次に、絶縁体２２９の上面が露出するまで導電体２５２となる導電体の上面を研磨し、開口２３２ａ内に導電体２５２ａを、開口２３２ｂ内に導電体２５２ｂを、それぞれ形成する。当該研磨は、ＣＭＰ処理などによって行うことができる。また、絶縁体２２９の上面が露出するまで導電体２５２となる導電体の上面をドライエッチングすることによって、導電体２５２ａ及び導電体２５２ｂを形成してもよい。本実施の形態では、ＣＭＰ処理によって導電体２５２ａ及び導電体２５２ｂの形成を行う。当該ＣＭＰ処理によって、絶縁体２２９、導電体２５２ａ、及び導電体２５２ｂの上面の高さを同程度に形成することができる。なお、当該ＣＭＰ処理によって、絶縁体２２９の一部が除去される場合がある。なお、第１のゲート電極としての機能を有する導電体２６０と、導電体２５２ａの導電体２５１ａと接する領域と、の向かい合う距離は、上述したｄ１と等しい。同様に、導電体２６０と、導電体２５２ｂの導電体２５１ｂと接する領域と、の向かい合う距離は、上述したｄ２と等しい。
以上により、本発明の一態様に係るトランジスタ２００を有する半導体装置を作製することができる（図１参照。）。
以上のように、本実施の形態で説明してきたトランジスタ２００を有する半導体装置の作製方法を用いることによって、微細化が可能な半導体装置を作製することができる。また、高歩留まりで半導体装置を作製することができる。また、作製プロセスの自由度が高い半導体装置を作製することができる。
＜半導体装置の作製方法２＞
以下では、＜半導体装置の構成例２＞で示した、本発明の一態様に係るトランジスタ２００を有する半導体装置の作製方法について、その一例を図１７乃至図３０を用いて説明する。なお、図１７乃至図２５、及び図２７において、各図の（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、各図の（Ｂ）及び（Ｃ）は、当該半導体装置の断面図である。ここで、各図の（Ｂ）は、各図の（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図の（Ｃ）は、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、以下で説明する半導体装置の作製方法において、当該半導体装置に適用できる各構成要素（基板、絶縁体、導電体、酸化物など）の具体的な材料については、＜半導体装置の構成要素＞で説明した内容を参酌できるものとする。
まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１０を成膜する。絶縁体２１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
本実施の形態では、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１０は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。又は、ＡＬＤ法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
次に、絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２１２としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２１２に絶縁体２１０に達する開口を形成する。ここで、開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成にはウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、開口を形成する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。なお、図１７（Ａ）及び図１７（Ｂ）に示すように、絶縁体２１２に形成する開口は、チャネル長方向において、一定の間隔を空けて複数設ける点が、先の＜半導体装置の作製方法１＞で説明した半導体装置と異なる。
開口の形成後に、導電体２０３ａとなる導電体を成膜する。当該導電体は、酸素の透過を抑制する機能を有する導電体を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。又は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０３ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０３ａとなる導電体として、スパッタリング法によって窒化タンタル、又は窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体２０３ａとしてこのような金属窒化物を用いることにより、後述する導電体２０３ｂに銅など拡散しやすい金属を用いても、当該金属が導電体２０３ａから外に拡散するのを防ぐことができる。
次に、導電体２０３ａとなる導電体上に、導電体２０３ｂとなる導電体を成膜する。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０３ｂとなる導電体として、銅などの低抵抗導電性材料を成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０３ａとなる導電体、及び、導電体２０３ｂとなる導電体の一部を除去し、絶縁体２１２を露出する。その結果、開口部のみに、導電体２０３ａとなる導電体、及び、導電体２０３ｂとなる導電体が残存する。これにより、上面が平坦な、導電体２０３ａ及び導電体２０３ｂを含む導電体２０３を、チャネル長方向に複数形成することができる（図１７参照。）。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。
次に、絶縁体２１２及び導電体２０３上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、導電体２０３ｂに銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２１６としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２１４及び絶縁体２１６に、導電体２０３に達する開口を形成する。開口の形成はウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。なお、導電体２０３がチャネル長方向に複数設けられているため、上記開口についても、導電体２０３の位置に合わせて、チャネル長方向に複数設ける。
開口の形成後に、導電体２０５ａとなる導電体を成膜する。導電体２０５ａとなる導電体は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。又は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０５ａとなる導電体として、スパッタリング法によって窒化タンタルを成膜する。
次に、導電体２０５ａとなる導電体上に、導電体２０５ｂとなる導電体を成膜する。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０５ｂとなる導電体として、ＡＬＤ法によって窒化チタンを成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０５ａとなる導電体、及び、導電体２０５ｂとなる導電体の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａとなる導電体、及び、導電体２０５ｂとなる導電体が残存する。これにより、上面が平坦な、導電体２０５ａ及び導電体２０５ｂを含む導電体２０５を、チャネル長方向に複数形成することができる（図１７参照。）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
次に、絶縁体２１６及び導電体２０５上に絶縁体２２０を成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２０として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２２０としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
特に、絶縁体２２２として、ＡＬＤ法により、酸化ハフニウムを成膜することが好ましい。ＡＬＤ法により成膜された酸化ハフニウムは、酸素、水素、及び水に対するバリア性を有する。絶縁体２２２が、水素及び水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、及び水は、トランジスタ２００の内側へ拡散することなく、酸化物２３０中の酸素欠損の生成を抑制することができる。
次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２２４としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
続いて、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素又は不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上若しくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。又は、第１の加熱処理は、初めに窒素又は不活性ガス雰囲気で行った後、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で、連続して行う構成としてもよい。
上記加熱処理によって、絶縁体２２４に含まれる水素や水などの不純物を除去することなどができる。
又は、第１の加熱処理として、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えば、マイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。又は、基板側にＲＦを印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率良く絶縁体２２４内に導くことができる。又は、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために、酸素を含むプラズマ処理を行ってもよい。なお、第１の加熱処理は行わなくてもよい場合がある。
また、加熱処理は、絶縁体２２０成膜後、及び絶縁体２２２の成膜後のそれぞれに行うこともできる。当該加熱処理は、上述した加熱処理条件を用いることができるが、絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
本実施の形態では、第１の加熱処理として、絶縁体２２４成膜後に、窒素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、絶縁体２２４上に、酸化物２３０ａとなる酸化物２３０Ａと、酸化物２３０ｂとなる酸化物２３０Ｂを順に成膜する。なお、上記酸化物は、大気環境に晒さずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化物２３０Ａ、及び酸化物２３０Ｂ上に大気環境からの不純物又は水分が付着することを防ぐことができ、酸化物２３０Ａと酸化物２３０Ｂとの界面近傍を清浄に保つことができる。
酸化物２３０Ａ、及び酸化物２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。
例えば、酸化物２３０Ａ、及び酸化物２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、又は、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化物中の過剰酸素を増やすことができる。また、上記酸化物をスパッタリング法によって成膜する場合は、上述したＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることができる。
特に、酸化物２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。なお、酸化物２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
また、酸化物２３０Ｂをスパッタリング法で成膜する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の金属酸化物が形成される。酸素欠乏型の金属酸化物をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。
本実施の形態では、酸化物２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化物２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。また、酸化物２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。なお、各酸化物は、成膜条件、及び原子数比を適宜選択することで、トランジスタ２００の酸化物２３０に求める特性に合わせて成膜するとよい。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、上述した第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化物２３０Ａ、及び酸化物２３０Ｂ中の水素や水などの不純物を除去することなどができる。また、酸化物２３０Ａ中に含まれる過剰酸素を、酸化物２３０Ｂ中に供給することができる。酸化物２３０Ｂは、後にトランジスタ２００のチャネル形成領域を有する酸化物２３０ｂとなる酸化物である。そのため、第２の加熱処理によって酸化物２３０Ｂ中に酸素を供給し、酸化物２３０Ｂ中の酸素欠損を低減させることで、良好な電気特性と信頼性を有するトランジスタ２００を提供することができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、導電体２５１ａ及び導電体２５１ｂとなる導電体２５１Ａを成膜する（図１７参照。）。導電体２５１Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。導電体２５１Ａとして、例えば、窒化タンタル、タングステン、窒化チタンなどの導電体を用いることができる。又は、例えば、タングステンを成膜し、当該タングステン上に、窒化チタンや窒化タンタル等の酸素の透過を抑制する機能を有する導電体を成膜する構成としてもよい。当該構成とすることで、導電体２５１Ａの上側から混入した酸素によってタングステンが酸化し、電気抵抗値が増加するのを抑制することができる。
又は、導電体２５１Ａとして、導電性を有する酸化物、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物、又は窒素を含むインジウムガリウム亜鉛酸化物を成膜し、当該酸化物上に、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハラニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料、又は、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを成膜する構成としてもよい。
当該酸化物は、酸化物２３０中の水素を吸収、及び外方から拡散してくる水素を捕獲する機能を有する場合があり、トランジスタ２００の電気特性及び信頼性が向上することがある。又は、当該酸化物の代わりにチタンを用いても、同様の機能を有する場合がある。
本実施の形態では、導電体２５１Ａとして、スパッタリング法によって窒化タンタルを成膜する。
次に、酸化物２３０Ａ、酸化物２３０Ｂ、及び導電体２５１Ａをリソグラフィー法により加工し、絶縁体２２４上に酸化物２３０ａ、酸化物２３０ｂ、及び導電体２５１Ｂを形成する（図１８参照。）。なお、当該加工により、絶縁体２２４の一部が除去される場合がある。
ここで、酸化物２３０ａ及び酸化物２３０ｂは、少なくとも一部が導電体２０５と重なるように形成する。そのため、酸化物２３０ａ及び酸化物２３０ｂは、導電体２０５の位置に合わせて、チャネル長方向に複数形成する。また、酸化物２３０ａ及び酸化物２３０ｂの側面は、絶縁体２２４の上面に対して、略垂直であることが好ましい。酸化物２３０ａ及び酸化物２３０ｂの側面が、絶縁体２２４の上面に対して略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで、導電体、半導体、又は絶縁体などを所望の形状に加工することができる。
レジストマスクは、例えば、ＫｒＦエキシマレーザ光、ＡｒＦ土キシマレーザ光、ＥＵＶ光などを用いて、レジストを露光することで形成すればよい。また、基板と投影レンズとの間に液体（例えば、水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接パターン描画を行うため、上述したレジスト露光用のマスクは不要となる。
リソグラフィー法におけるエッチング処理としては、ドライエッチング法やウエットエッチング法を用いることができる。特に、ドライエッチング法は、微細加工に適しており好ましい。なお、上記エッチング処理後に残ったレジストマスクは、アッシングなどのドライエッチング処理、又はウエットエッチング処理で除去することができる。又はドライエッチング処理後にウエットエッチング処理を行う、若しくはウエットエッチング処理後にドライエッチング処理を行う、などで除去することができる。
また、レジストマスクの代わりに、絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２５１Ａ上にハードマスク材料となる絶縁体や導電体を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化物２３０Ａ、酸化物２３０Ｂ、及び導電体２５１Ａのエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。酸化物２３０Ａ、酸化物２３０Ｂ、及び導電体２５１Ａのエッチング後に、ハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響がない、あるいは後工程で利用できる場合は、必ずしもハードマスクを除去する必要はない。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマエッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。又は平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。又は高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマエッチング装置などを用いることができる。
なお、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が、酸化物２３０、及び導電体２５１Ｂなどの表面又は内部に付着又は拡散することがある。不純物としては、例えば、フッ素又は塩素などがある。
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウエット洗浄、プラズマを用いたプラズマ処理、又は熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
ウエット洗浄としては、シュウ酸、リン酸又はフッ化水素酸などを炭酸水又は純水で希釈した水溶液を用いて洗浄処理を行ってもよい。又は、純水又は炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水又は炭酸水を用いた超音波洗浄を行う。
続いて、第３の加熱処理を行ってもよい。第３の加熱処理は、上述した加熱処理の条件を用いることができる。
次に、絶縁体２２４及び導電体２５１Ｂ上に絶縁体２２６Ａを成膜する。絶縁体２２６Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２６Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２２６Ａとしては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２２６Ａの一部を除去することで、絶縁体２２６Ａの上面を平坦化する（図１９参照。）。当該平坦化は、ＣＭＰ処理やドライエッチング処理などで行うことができる。本実施の形態では、ＣＭＰ処理によって絶縁体２２６Ａの上面を平坦化する。なお、絶縁体２２６Ａの成膜後の上面が平坦性を有している場合は、上記平坦化処理を行わなくてもよい場合がある。
次に、絶縁体２２６Ａ及び導電体２５１Ｂをリソグラフィー法により加工し、酸化物２３０ｂの上面に達する開口２４１＿１、絶縁体２２４の上面に達する開口２４１＿２及び開口２４１＿３、絶縁体２２６、導電体２５１ａ、及び導電体２５１ｂを形成する（図２０参照。）。リソグラフィー法におけるレジスト露光は、マスクを介して、例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ光などを用いて行ってもよいし、液浸技術を用いて行ってもよい。また、マスクを介さずに、電子ビームやイオンビームでレジスト上に直接パターン描画を行う方法を用いてもよい。電子ビームやイオンビームを用いる露光は、上記の光を用いる露光よりも微細なパターンをレジスト上に描画できるため、微細加工に好適である。本実施の形態では、電子ビームを用いてレジスト露光を行う。
リソグラフィー法におけるエッチング処理としては、ドライエッチング法やウエットエッチング法を用いることができる。本実施の形態では、上述した電子ビームによるレジスト露光、及び現像後に、ドライエッチング法を用いて、絶縁体２２６Ａ及び導電体２５１Ｂのエッチングを行う。なお、絶縁体２２６Ａと導電体２５１のエッチングは、それぞれ異なるエッチングガスを用いて、連続して行う。
本実施の形態では、まず、絶縁体２２６Ａに対して、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用いてエッチングを行う。ここで、図２０（Ｂ）に示すように、開口２４１＿１となる領域における絶縁体２２６Ａのエッチング膜厚は、開口２４１＿２及び開口２４１＿３となる領域における絶縁体２２６Ａのエッチング膜厚よりも薄い。そのため、開口２４１＿１となる領域における絶縁体２２６Ａの除去のほうが、開口２４１＿２及び開口２４１＿３となる領域における絶縁体２２６Ａの除去よりも先に終了する。すなわち、開口２４１＿１となる領域における絶縁体２２６Ａの除去終了後から開口２４１＿２及び開口２４１＿３の形成が終了するまでの間、開口２４１＿１となる領域における導電体２５１Ｂが、絶縁体２２６Ａのエッチングガス（Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガス）に晒されることになる。しかしながら、本実施の形態では、導電体２５１Ｂに窒化タンタルを用い、絶縁体２２６Ａに酸化シリコンを用いているため、当該エッチングガスに対して、両者の間で十分選択比が取れる（すなわち、絶縁体２２６Ａのエッチングレートに対して、導電体２５１Ｂのエッチングレートが十分小さい。）。そのため、当該エッチング処理によって、開口２４１＿１、開口２４１＿２、及び開口２４１＿３となる領域における絶縁体２２６Ａの除去を、導電体２５１Ｂを消失させることなく、行うことができる。当該エッチング処理により、開口２４１＿２及び開口２４１＿３、及び絶縁体２２６が形成される。
続いて、開口２４１＿１となる領域における導電体２５１Ｂに対して、Ｃｌ２、ＣＦ４の混合ガスを用いてエッチングを行う。この際、開口２４１＿２及び開口２４１＿３となる領域における絶縁体２２４も当該エッチングガスに晒されることになる。しかしながら、本実施の形態では、絶縁体２２４に酸化シリコンを用い、導電体２５１Ｂに窒化タンタルを用いているため、当該エッチングガスに対して、絶縁体２２４と導電体２５１Ｂとの間で十分選択比が取れる（すなわち、導電体２５１Ｂのエッチングレートに対して、絶縁体２２４のエッチングレートが十分小さい。）。そのため、当該エッチング処理により、開口２４１＿２及び開口２４１＿３となる領域における絶縁体２２４の一部が除去される場合があるが、消失するまでには至らない。当該エッチング処理により、開口２４１＿１、導電体２５１ａ、及び導電体２５１ｂが形成される。
次に、開口２４１＿１、開口２４１＿２、及び開口２４１＿３の内壁及び絶縁体２２６上に、酸化物２３０ｃとなる酸化物２３０Ｃを成膜する。酸化物２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。なお、酸化物２３０Ｃをスパッタリング法で成膜する場合、スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。酸化物２３０Ｃを上記条件で成膜することで、酸化物２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ｂに供給される場合がある。本実施の形態では、酸化物２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
次に、酸化物２３０Ｃ上に、絶縁体２５０となる絶縁体２５０Ａを成膜する（図２１参照。）。絶縁体２５０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２５０Ａとして、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２５０Ａとしては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。
次に、絶縁体２５０Ａ上に、導電体２６０となる導電体２６０Ａを成膜する（図２２参照。）。導電体２６０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２６０Ａとして、ＡＬＤ法によって窒化チタンを成膜した後、さらに、ＣＶＤ法によってタングステンを成膜する。なお、導電体２６０Ａでは、窒化チタンの膜厚よりも、タングステンの膜厚のほうが厚いことが好ましい。また、窒化チタンは、絶縁体２５０Ａを介して、開口２４１＿１、開口２４１＿２、及び開口２４１＿３の内壁に沿って成膜し、開口２４１＿１、開口２４１＿２、及び開口２４１＿３内の残りの空間をタングステンで埋め込むように成膜することが好ましい。このように導電体２６０Ａを成膜することで、後に、窒化チタンとタングステンの積層構造を有する導電体２６０を形成することができる。
次に、絶縁体２２６の上面が露出するまで導電体２６０Ａ、絶縁体２５０Ａ、及び酸化物２３０Ｃの上面を研磨し、導電体２６０及び導電体２６０＿２、絶縁体２５０及び絶縁体２５０＿２、及び、酸化物２３０ｃ及び酸化物２３０ｃ＿２を形成する（図２３参照。）。当該研磨は、ＣＭＰ処理などによって行うことができる。また、絶縁体２２６の上面が露出するまで導電体２６０Ａ、絶縁体２５０Ａ、及び酸化物２３０Ｃの上面をドライエッチングすることによって、導電体２６０及び導電体２６０＿２、絶縁体２５０及び絶縁体２５０＿２、及び、酸化物２３０ｃ及び酸化物２３０ｃ＿２を形成してもよい。本実施の形態では、ＣＭＰ処理によって導電体２６０及び導電体２６０＿２、絶縁体２５０及び絶縁体２５０＿２、及び、酸化物２３０ｃ及び酸化物２３０ｃ＿２の形成を行う。当該ＣＭＰ処理によって、絶縁体２２６、絶縁体２５０、絶縁体２５０＿２、導電体２６０、導電体２６０＿２、酸化物２３０ｃ、及び酸化物２３０ｃ＿２の上面の高さを同程度に形成することができる（図２３参照。）。なお、当該ＣＭＰ処理によって、絶縁体２２６の一部が除去される場合がある。
次に、絶縁体２２６の上面をエッチング（ハーフエッチバック）し、絶縁体２２６の上面の高さを導電体２６０及び導電体２６０＿２の上面の高さよりも低くして段差を形成する（図２４参照。）。当該エッチング処理としては、ドライエッチング法やウエットエッチング法を用いることができる。本実施の形態では、Ａｒ、ＣＨＦ３、及びＣＦ４の混合ガスを用いたドライエッチング法により、絶縁体２２６の上面を所望の膜厚分だけエッチングする。当該エッチング処理により、酸化物２３０ｃ、酸化物２３０ｃ＿２、絶縁体２５０、及び絶縁体２５０＿２の上面の一部も除去される場合がある。なお、当該エッチング処理後の絶縁体２２６、酸化物２３０ｃ、酸化物２３０ｃ＿２、絶縁体２５０、及び絶縁体２５０＿２の上面の高さは、導電体２５１（導電体２５１ａ、導電体２５１ｂ）の上面の高さよりも高いことが好ましい。
次に、絶縁体２２６の上面、絶縁体２５０の上面、絶縁体２５０＿２の上面、酸化物２３０ｃの上面、酸化物２３０ｃ＿２の上面、導電体２６０の上面、導電体２６０の側面、導電体２６０＿２の上面、及び導電体２６０＿２の側面に絶縁体２２７を、絶縁体２２７上に絶縁体２２８を、絶縁体２２８上に絶縁体２２９を、それぞれ成膜する（図２５参照。）。なお、絶縁体２２７は、必ずしも有さなくも構わない。絶縁体２２７、絶縁体２２８、及び絶縁体２２９の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２７として、ＣＶＤ法によって酸化シリコンを成膜し、絶縁体２２８として、スパッタリング法によって酸化アルミニウムを成膜し、絶縁体２２９として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体２２９は、絶縁体２２７及び絶縁体２２８よりも厚く成膜することが好ましい。なお、絶縁体２２７及び／又は絶縁体２２９については、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。また、絶縁体２２８については、後ほど説明するように、絶縁体２２９、絶縁体２２７、及び絶縁体２２６との間でエッチングの選択比が取れる材料であればよく、酸化アルミニウム以外では、例えば、窒化シリコン、酸化ハフニウムを用いてもよい。
ここで、図２５（Ｂ）に示した領域２４４の拡大図を図２６に示す。図２６に示すように、絶縁体２２８は、絶縁体２２７を介して導電体２６０及び導電体２６０＿２の側面に沿って成膜された領域２４３＿１と、絶縁体２２７を介して導電体２６０及び導電体２６０＿２の上面に沿って成膜された領域２４３＿２と、領域２４３＿１及び領域２４３＿２を除いた領域２４３＿３と、を有する。また、絶縁体２２８において、領域２４３＿３の成膜面を基準とした領域２４３＿１の膜厚ｔ３は、領域２４３＿３の膜厚ｔ４の２倍以上であることが好ましい（図２６参照。）。絶縁体２２８が上記のような構成を有することで、トランジスタ２００のプラグとしての機能を有する導電体２５２（導電体２５２ａ、導電体２５２ｂ）を設けるための開口を、第１のゲート電極としての機能を有する導電体２６０と接触させることなく、自己整合的に所望の箇所に形成することが可能となる。これについては、別途、後述する。
次に、絶縁体２２９の一部を除去することで、絶縁体２２９の上面を平坦化する（図２５参照。）。当該平坦化は、ＣＭＰ処理やドライエッチング処理などで行うことができる。本実施の形態では、ＣＭＰ処理によって絶縁体２２９の上面を平坦化する。なお、絶縁体２２９の成膜後の上面が平坦性を有している場合は、上記平坦化処理を行わなくてもよい場合がある。
次に、絶縁体２２９、絶縁体２２８、絶縁体２２７、及び絶縁体２２６をリソグラフィー法により加工し、導電体２５１ａの上面に達する開口２４２ａと、導電体２５１ｂの上面に達する開口２４２ｂと、を形成する（図２７参照。）。リソグラフィー法におけるレジスト露光は、マスクを介して、例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ光などを用いて行ってもよいし、液浸技術を用いて行ってもよい。また、マスクを介さずに、電子ビームやイオンビームでレジスト上に直接パターン描画を行う方法を用いてもよい。電子ビームやイオンビームを用いる露光は、上記の光を用いる露光よりも微細なパターンをレジスト上に描画できるため、微細加工に好適である。本実施の形態では、電子ビームを用いてレジスト露光を行う。
リソグラフィー法におけるエッチング処理としては、ドライエッチング法やウエットエッチング法を用いることができる。本実施の形態では、上述した電子ビームによるレジスト露光、及び現像後に、ドライエッチング法を用いて、絶縁体２２９、絶縁体２２８、絶縁体２２７、及び絶縁体２２６のエッチングを行う。なお、絶縁体２２９、絶縁体２２７、及び絶縁体２２６と、絶縁体２２８と、のエッチングは、それぞれ異なるエッチングガスを用いて行う。本実施の形態では、絶縁体２２９、絶縁体２２７、及び絶縁体２２６に対しては、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用いてエッチングを行い、絶縁体２２８に対しては、Ａｒ、Ｈ２、及びＣ４Ｆ８の混合ガスを用いてエッチングを行う。なお、当該エッチング処理により、導電体２５１（導電体２５１ａ、導電体２５１ｂ）の一部が除去される場合がある。
ここで、図２７（Ｂ）に示した領域２４５に着目し、上述した開口２４２ａ及び開口２４２ｂの形成時における、トランジスタ２００の加工形状の変遷を示した拡大図を図２８及び図２９に示す。
図２６で示したように、絶縁体２２８は、絶縁体２２７を介して、第１のゲート電極としての機能を有する導電体２６０及びダミーゲートである導電体２６０＿２の側面及び上面を覆うように設けられている。そのため、上述したように、絶縁体２２８における領域２４３＿３の成膜面を基準とした領域２４３＿１の膜厚（ｔ３）は、領域２４３＿３の膜厚（ｔ４）よりも２倍以上厚い。絶縁体２２８が、このような膜厚の異なる２つの領域（領域２４３＿１、領域２４３＿３）を有することで、当該膜厚の違いを利用して、開口２４２ａ及び開口２４２ｂを、第１のゲート電極としての機能を有する導電体２６０と接触させることなく、自己整合的に所望の箇所に形成することができる。
例えば、開口２４２ａ及び開口２４２ｂを、絶縁体２２８における領域２４３＿１の少なくとも一部、及び、領域２４３＿３の一部を加工して形成する場合を考える。まず、最上層である絶縁体２２９から開口処理が始まるが、絶縁体２２９の最上面から下層の絶縁体２２８の最上面に達するまでの距離が、領域２４３＿１上と領域２４３＿３上とで異なり、領域２４３＿１上のほうが、領域２４３＿３上よりも短い。そのため、絶縁体２２９は、領域２４３＿１上のほうが、領域２４３＿３上よりも先に開口されることになる（図２８（Ａ）参照。）。しかし、領域２４３＿３上についても完全に開口しなければならないため、引き続き、絶縁体２２９の開口処理を継続する必要がある。
ここで、絶縁体２２９と絶縁体２２８とでは、用いられている材料が異なる。例えば、上述したように、本実施の形態では、絶縁体２２９として酸化シリコンを用い、絶縁体２２８として酸化アルミニウムを用いる。それぞれの絶縁体に用いられている材料が異なることで、それぞれの絶縁体をエッチングするために用いるガスも異なる。例えば、上述したように、本実施の形態では、絶縁体２２９のエッチングに対しては、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用い、絶縁体２２８のエッチングに対しては、Ａｒ、Ｈ２、及びＣ４Ｆ８の混合ガスを用いる。このため、絶縁体２２９と、絶縁体２２８の、いずれを対象としたエッチングガスを用いるかによって、両者の間で十分な選択比を取ることができる。すなわち、絶縁体２２９及び絶縁体２２８に対して、絶縁体２２９を対象としたエッチングガス（Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガス）を用いてエッチングを行う場合には、絶縁体２２９のエッチングレートに対して絶縁体２２８のエッチングレートが十分遅くなるため、絶縁体２２８のエッチングの進行を抑えながら、絶縁体２２９のエッチングを進行させることができる。このため、領域２４３＿１上における絶縁体２２９の開口処理終了後も、領域２４３＿１のエッチング量を抑えながら、領域２４３＿３上における絶縁体２２９の開口処理を完遂させることができる（図２８（Ｂ）参照。）。
上述のようにして、絶縁体２２９の開口処理が終了すると、次に、エッチングガスをＡｒ、Ｈ２、及びＣ４Ｆ８の混合ガスに切り替えて、絶縁体２２８の開口処理を行う。当該開口処理により、領域２４３＿１及び領域２４３＿３の双方とも、同じ膜厚分だけエッチングされる。具体的には、少なくとも、領域２４３＿３の膜厚（ｔ４）分がエッチングされる。ここで、上述したように、絶縁体２２８における領域２４３＿３の成膜面を基準とした領域２４３＿１の膜厚（ｔ３）は、領域２４３＿３の膜厚（ｔ４）よりも２倍以上厚い。このため、当該開口処理によって領域２４３＿３が開口しても、領域２４３＿１については一部（少なくとも、ｔ３−ｔ４の膜厚分）が残存する。すなわち、当該開口処理によって、領域２４３＿３のみが、選択的かつ自己整合的に開口される（図２９（Ａ）参照。）。
次に、再度、エッチングガスをＡｒ、Ｏ２、及びＣ４Ｆ６の混合ガスに切り替えて、絶縁体２２７及び絶縁体２２６の開口処理を行う。上述したように、本実施の形態では、絶縁体２２７及び絶縁体２２６は、いずれも酸化シリコンを用いている。そのため、両者とも共通のエッチングガス（Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガス）を用いて、導電体２５１（導電体２５１ａ、導電体２５１ｂ）の上面に達する開口を一括で形成することができる（図２９（Ｂ）参照。）。
以上のように、絶縁体２２９と絶縁体２２８の選択比の違いや、ｔ３よりもｔ４のほうが薄いことなどを利用して、領域２４３＿３のみを選択的に貫通させることで、自己整合的に開口２４２ａ及び開口２４２ｂを形成することができる。例えば、図２９（Ｂ）において、第１のゲート電極としての機能を有する導電体２６０と、導電体２５１ａ上における開口２４２ａの底面との向かい合う距離をｄ３、導電体２６０と、導電体２５１ｂ上における開口２４２ｂの底面との向かい合う距離をｄ４、導電体２５１ａ上における開口２４２ａの底面の幅をｄ５、導電体２５１ｂ上における開口２４２ｂの底面の幅をｄ６とすると、本実施の形態で説明してきた作製方法を用いることで、例えば、開口２４２ａと開口２４２ｂの間隔を短くした場合であっても、第１のゲート電極としての機能を有する導電体２６０に接触させることなく、上記の距離ｄ３、距離ｄ４、距離ｄ５、距離ｄ６を保ったまま、所望の箇所に開口２４２ａ及び開口２４２ｂを形成することができる。
また、本実施の形態で説明してきた作製方法を用いることで、例えば、開口２４２ａ及び開口２４２ｂ形成時のレジスト露光でわずかな位置ずれが生じ、そのままエッチング処理を進めたとしても、第１のゲート電極としての機能を有する導電体２６０に接触させることなく、上述の距離ｄ３、距離ｄ４、距離ｄ５、距離ｄ６を保ったまま、開口２４２ａ及び開口２４２ｂを形成することができる。
例えば、図３０に、上述の位置ずれが生じた状態で開口２４２ａ及び開口２４２ｂの形成を行った場合の、領域２４５の拡大図を示す。図３０（Ａ）は、狙いよりも左側に位置ずれが生じた場合、図３０（Ｂ）は、狙いよりも右側に位置ずれが生じた場合の断面図である。少なくとも、領域２４３＿１の幅以内の位置ずれであれば、第１のゲート電極としての機能を有する導電体２６０に接触させることなく、上述の距離ｄ３、距離ｄ４、距離ｄ５、距離ｄ６を保ったまま、開口２４２ａ及び開口２４２ｂを形成できることがわかる。また、距離ｄ５、距離ｄ６を一定に保てることで、導電体２５１ａと、後に開口２４２ａに形成される導電体２５２ａとの接触面積、及び、導電体２５１ｂと、後に開口２４２ｂに形成される導電体２５２ｂとの接触面積が一定に保たれ、その接触抵抗のばらつきを低減することができる。
上述したように、本発明が解決しようとする課題の一つである「微細化が可能な半導体装置の作製」を実現するためには、当該半導体装置が有するトランジスタの微細化（チャネル長、チャネル幅の縮小等）だけでなく、トランジスタのソース電極又はドレイン電極と、配線と、を接続するプラグの間隔縮小や、プラグを通すコンタクトホールの開口径縮小、及び、これらを実現する作製プロセスの確立などが求められる。本実施の形態で説明してきた作製方法は、プラグの間隔を短くしてもプラグがトランジスタの第１のゲート電極と接触しない点、プラグを設けるための開口を精度良く形成できる点、当該開口形成時に多少の位置ずれが生じてもトランジスタの第１のゲート電極とプラグとの距離を一定に保てる点、すなわち、作製プロセスの自由度が高い点などに特徴があり、上記要求を解決できる可能性を有する作製方法であるといえる。
また、上記とは別の、本発明が解決しようとする課題の一つである「高集積化が可能な半導体装置の作製」を実現するためには、半導体装置が有する複数のトランジスタにおいて、隣接するトランジスタ同士の間隔を可能な限り狭めることが求められる。本実施の形態で説明してきた作製方法は、隣接するトランジスタ同士の間隔を狭くしてもダミーゲートによって互いが接触しない点、当該ダミーゲート及び当該ダミーゲートを挟んで隣接するトランジスタを精度良く形成できる点、作製プロセスの自由度が高い点などに特徴があり、上記要求を解決できる可能性を有する作製方法であるといえる。
なお、開口２４２ａ及び開口２４２ｂの形成後は、開口２４２ａ及び開口２４２ｂの内壁、及び絶縁体２２９上に、導電体２５２（導電体２５２ａ、導電体２５２ｂ）となる導電体を成膜する。
次に、絶縁体２２９の上面が露出するまで導電体２５２となる導電体の上面を研磨し、開口２４２ａ内に導電体２５２ａを、開口２４２ｂ内に導電体２５２ｂを、それぞれ形成する。当該研磨は、ＣＭＰ処理などによって行うことができる。また、絶縁体２２９の上面が露出するまで導電体２５２となる導電体の上面をドライエッチングすることによって、導電体２５２ａ及び導電体２５２ｂを形成してもよい。本実施の形態では、ＣＭＰ処理によって導電体２５２ａ及び導電体２５２ｂの形成を行う。当該ＣＭＰ処理によって、絶縁体２２９、導電体２５２ａ、及び導電体２５２ｂの上面の高さを同程度に形成することができる。なお、当該ＣＭＰ処理によって、絶縁体２２９の一部が除去される場合がある。なお、第１のゲート電極としての機能を有する導電体２６０と、導電体２５２ａの導電体２５１ａと接する領域と、の向かい合う距離は、上述したｄ３と等しい。同様に、導電体２６０と、導電体２５２ｂの導電体２５１ｂと接する領域と、の向かい合う距離は、上述したｄ４と等しい。
以上により、本発明の一態様に係るトランジスタ２００を有する半導体装置を作製することができる（図２参照。）。
以上のように、本実施の形態で説明してきたトランジスタ２００を有する半導体装置の作製方法を用いることによって、微細化が可能な半導体装置を作製することができる。また、高歩留まりで半導体装置を作製することができる。また、作製プロセスの自由度が高い半導体装置を作製することができる。
以上のように、本発明の一態様により、微細化又は高集積化が可能な半導体装置を提供することができる。又は、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。又は、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。又は、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置を提供することができる。又は、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様により、生産性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施め形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の一形態を、図３２を用いて説明する。
［記憶装置］
図３２に示す記憶装置は、トランジスタ３００と、トランジスタ２００、及び容量素子１００を有している。
トランジスタ２００は、金属酸化物を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図３２において、第１の配線３００１はトランジスタ３００のソースと電気的に接続され、第２の配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、第３の配線３００３はトランジスタ２００のソース及びドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ２００の第１のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、及びトランジスタ２００のソース及びドレインの他方は、容量素子１００の電極の一方と電気的に接続され、第５の配線３００５は容量素子１００の電極の他方と電気的に接続されている。なお、第６の配線３００６はトランジスタ２００の第２のゲートと電気的に接続されている。
図３２に示す記憶装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第４の配線３００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３００のゲート、及び容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下、Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上の閾値電圧とは、トランジスタ３００を導通状態とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は導通状態となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は非導通状態のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
＜記憶装置の構造＞
本発明の一態様の記憶装置は、図３２に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、及びトランジスタ２００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでトランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図３２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるためにＣＭＰ処理等により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の金属酸化物を有する半導体素子に、水素が拡散することで、当該半導体素子の電気特性が劣化する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また、例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子１００、又はトランジスタ２００と電気的に接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０はプラグ、又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、及び導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図３２において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、又は配線として機能する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体３５６を形成することが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とを、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５０、及び導電体３５６上に、配線層を設けてもよい。例えば、図３２において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、又は配線として機能する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体３６６を形成することが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とを、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図３２において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、又は配線として機能する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体３７６を形成することが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とを、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図３２において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、又は配線として機能する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体３８６を形成することが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とを、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体２１０、及び絶縁体２１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の金属酸化物を有する半導体素子に水素が拡散することで、当該半導体素子の電気特性が劣化する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、及び絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、例えば、絶縁体２１２、及び絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁体に、比較的誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、及び絶縁体２１６として、酸化シリコンや酸化窒化シリコンなどを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、又はトランジスタ３００と電気的に接続するプラグ、文は配線としての機能を有する。導電体２１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、及び絶縁体２１４と接する領域の導電体２１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００の構造は、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。また、図３２に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ２００の上方には、絶縁体２２６、絶縁体２２７、及び絶縁体２２８を設ける。
絶縁体２２８は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２２８には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２２８には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、絶縁体２２８上には、絶縁体２２９が設けられている。絶縁体２２９は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁体に、比較的誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２２９として、酸化シリコンや酸化窒化シリコンなどを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２６、絶縁体２２７、絶縁体２２８、及び絶縁体２２９には、導電体２４６、及び導電体２４８等が埋め込まれている。
導電体２４６、及び導電体２４８は、容量素子１００、トランジスタ２００、又はトランジスタ３００と電気的に接続するプラグ、又は配線として機能する。導電体２４６、及び導電体２４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、及び絶縁体１３０とを有する。
また、導電体２４６、及び導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子１００、トランジスタ２００、又はトランジスタ３００と電気的に接続するプラグ、又は配線として機能する。導電体１１０は、容量素子１００の電極としての機能を有する。なお、導電体１１２、及び導電体１１０は、同時に形成することができる。
導電体１１２、及び導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属、又は上述した元素を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図３２では、導電体１１２、及び導電体１１０が単層構造である構成を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、導電体１１２、及び導電体１１０上に、容量素子１００の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層又は単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐圧の高い材料を用いるとよい。当該構成により、容量素子１００の絶縁破壊耐性が向上し、容量素子１００の静電破壊を抑制することができる。
絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特に、タングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体１２０、及び絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上が、本発明の一態様に係る半導体装置を適用した記憶装置の構成例についての説明である。本構成を用いることで、金属酸化物を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、オン電流が大きい金属酸化物を有するトランジスタを提供することができる。又は、オフ電流が小さい金属酸化物を有するトランジスタを提供することができる。又は、消費電力が低減された半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、図３３及び図３４を用いて、本発明の一態様に係る、金属酸化物をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、及び容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜＜ＮＯＳＲＡＭ＞＞
図３３にＮＯＳＲＡＭの構成例を示す。図３３に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多値データを記憶する多値ＮＯＳＲＡＭである。
メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、複数のワード線ＲＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬを有する。ワード線ＷＷＬは書き込みワード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、１のメモリセル１６１１で３ビット（８値）のデータを記憶する。
コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０及び出力ドライバ１６７０の制御信号を生成する。
行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、及びワード線ドライバ１６５２を有する。
列ドライバ１６６０は、ソース線ＳＬ及びビット線ＢＬを駆動する。列ドライバ１６６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタル−アナログ変換回路）１６６３を有する。
ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する。
書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬにＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージする機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。
出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログ−デジタル変換回路）１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線ＳＬを選択し、選択されたソース線ＳＬの電圧をＡＤＣ１６７２に送信する。ＡＤＣ１６７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬの電圧はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３はＡＤＣ１６７２から出力されるデータを保持する。
＜メモリセル＞
図３４（Ａ）は、メモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＢＬ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。メモリセル１６１１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ６１は読み出しトランジスタであり、例えば、ｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１はノードＳＮの電圧を保持するための保持容量である。ノードＳＮはデータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。
メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
図３４（Ａ）の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図３４（Ｂ）に示すように、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬとを設けてもよい。
図３４（Ｃ）乃至図３４（Ｅ）にメモリセルの他の構成例を示す。図３４（Ｃ）乃至図３４（Ｅ）には、書き込み用ビット線と読み出し用ビット線を設けた例を示しているが、図３４（Ａ）のように書き込みと読み出しで共有されるビット線を設けてもよい。
図３４（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トランジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
メモリセル１６１１、メモリセル１６１２において、ＯＳトランジスタＭＯ６１はボトムゲートの無いＯＳトランジスタであってもよい。
図３４（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＷＢＬ、ビット線ＲＢＬ、ソース線ＳＬ、配線ＢＧＬ、配線ＰＣＬに電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトランジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトランジスタであり、トランジスタＭＰ６３は選択トランジスタである。
図３４（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み出しトランジスタ及び選択トランジスタをｎチャネル型トランジスタ（ＭＮ６２、ＭＮ６３）に変更したものである。トランジスタＭＮ６２、トランジスタＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
メモリセル１６１１乃至メモリセル１６１４に設けられるＯＳトランジスタは、ボトムゲートの無いトランジスタでもよいし、ボトムゲートが有るトランジスタであってもよい。
容量素子Ｃ６１の充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込み及び読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
上記実施の形態に示す半導体装置をメモリセル１６１１、メモリセル１６１２、メモリセル１６１３、メモリセル１６１４に用いる場合、ＯＳトランジスタＭＯ６１、ＯＳトランジスタＭＯ６２としてトランジスタ２００を用い、トランジスタＭＰ６１、トランジスタＭＮ６２としてトランジスタ３００を用いることができる。これにより、トランジスタの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、図３５及び図３６を用いて、本発明の一態様に係る、ＯＳトランジスタが適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。
＜＜ＤＯＳＲＡＭ１４００＞＞
ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセル及びセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。
行回路１４１０は、デコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５は、グローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は、複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、グローバルビット線ＧＢＬＲを有する。
（ＭＣ−ＳＡアレイ１４２０）
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造を有する。グローバルビット線ＧＢＬＬ、グローバルビット線ＧＢＬＲは、メモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞乃至ローカルメモリセルアレイ１４２５＜Ｎ−１＞を有する。図３６（Ａ）に、ローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、複数のビット線ＢＬＲを有する。図３６（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
図３６（Ｂ）に、メモリセル１４４５の回路構成例を示す。メモリセル１４４５は、トランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、端子Ｂ２を有する。トランジスタＭＷ１は、容量素子ＣＳ１の充放電を制御する機能を有する。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第１端子はビット線に電気的に接続され、第２端子は容量素子ＣＳ１の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は、端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電位（例えば、低電源電位）が入力される。
トランジスタＭＷ１はボトムゲートを備えており、ボトムゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電位によって、トランジスタＭＷ１のＶｔｈを変更することができる。例えば、端子Ｂ１の電位は固定電位（例えば、負の定電位）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電位を変化させてもよい。
トランジスタＭＷ１のボトムゲートをトランジスタＭＷ１のゲート、ソース、又はドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にボトムゲートを設けなくてもよい。
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞乃至センスアンプアレイ１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電位差を増幅する機能、この電位差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
（行回路１４１０）
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１は、アドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
列セレクタ１４１３、センスアンプドライバ回路１４１４は、センスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能を有する。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
グローバルセンスアンプ１４４７は、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７は、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電位差を増幅する機能、この電位差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、及び読み出しは、入出力回路１４１７によって行われる。
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレスが指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電位差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データのうち、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００は、原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込み及び読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間は、Ｓｉトランジスタを用いたＤＲＡＭに比べて非常に長い。したがって、リフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。そのため、ＤＯＳＲＡＭ１４００をフレームメモリとして用いることで、表示コントローラＩＣ、及びソースドライバＩＣの消費電力を削減することができる。
ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減されるので、表示コントローラＩＣ、及びソースドライバＩＣの消費エネルギーを低減できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る、金属酸化物をチャネル形成領域に用いたトランジスタ（ＯＳトランジスタ）が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、及びレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性を有し、不揮発性メモリとして機能させることができる。
図３７（Ａ）に、ＯＳ−ＦＰＧＡの構成例を示す。図３７（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替えとＰＬＥ毎の、細粒度パワーゲーティングを実行するＮＯＦＦ（ノーマリオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３１１１、ワードドライバ（Ｗｏｒｄ ｄｒｉｖｅｒ）３１１２、データドライバ（Ｄａｔａ ｄｒｉｖｅｒ）３１１３、プログラマブルエリア（Ｐｒｏｇｒａｍｍａｂｌｅ ａｒｅａ）３１１５を有する。
プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア（Ｃｏｒｅ）３１１９を有する。ＩＯＢ３１１７は、複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は、複数のＰＬＥ３１２１を有する。図３７（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図３７（Ｃ）に示すように、ＳＡＢ３１３０は、アレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
図３８（Ａ）乃至図３８（Ｃ）を参照して、ＳＢ３１３１について説明する。図３８（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、ＰＲＳ３１３３［１］を有する。ＰＲＳ３１３３［０］、ＰＲＳ３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
図３８（Ｂ）に、ＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは、同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは、入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、信号ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、信号ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、メモリ回路３１３７Ｂを有する。メモリ回路３１３７、メモリ回路３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＯＳトランジスタＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＯＳトランジスタＭＯＢ３２を有する。
ＯＳトランジスタＭＯ３１、ＯＳトランジスタＭＯ３２、ＯＳトランジスタＭＯＢ３１、及びＯＳトランジスタＭＯＢ３２はボトムゲートを有し、これらボトムゲートはそれぞれ固定電位を供給する電源線に電気的に接続されている。
ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ノードＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２は、ノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２は、ノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
メモリ回路３１３７、メモリ回路３１３７Ｂが保持するデータの論理は相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２又はＯＳトランジスタＭＯＢ３２のいずれか一方が導通する。
図３８（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間は、ＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子も“Ｌ”が維持される。
信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間は、ＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティング（ｂｏｏｓｔｉｎｇ）によってＳｉトランジスタＭ３１のゲート電位は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
図３９に、ＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１は、ＬＵＴ（ルックアップテーブル）ブロック３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック（ＬＵＴ ｂｌｏｃｋ）３１２３は、入力ｉｎＡ−ｉｎＤに従ってデータを選択し、出力する構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションデータに従って、ＬＵＴブロック３１２３の出力又はレジスタブロック３１２４の出力を選択する。
ＰＬＥ３１２１は、パワースイッチ３１２７を介して電位ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタは、ＯＳメモリを備えるフリップフロップ（以下「ＯＳ−ＦＦ」と呼ぶ。）である。
レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］、ＯＳ−ＦＦ３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、信号ｌｏａｄ、信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、ＯＳ−ＦＦ３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図４０（Ａ）に、ＯＳ−ＦＦ３１４０の構成例を示す。
ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、ノードＲ、ノードＤ、ノードＱ、及びノードＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは、論理が相補関係にある。
シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従い、ノードＱ、ノードＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ノードＱＢに書き戻す。
シャドウレジスタ３１４２は、インバータ回路３１８８、インバータ回路３１８９、ＳｉトランジスタＭ３７、ＳｉトランジスタＭＢ３７、メモリ回路３１４３、メモリ回路３１４３Ｂを有する。メモリ回路３１４３、メモリ回路３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は、容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＯＳトランジスタＭＯ３６を有する。メモリ回路３１４３Ｂは、容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ノードＮＢ３６は、ＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ノードＮＢ３７は、ＳｉトランジスタＭ３７、ＳｉトランジスタＭＢ３７のゲートである。
ＯＳトランジスタＭＯ３５、ＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３５、及びＯＳトランジスタＭＯＢ３６はボトムゲートを有し、これらボトムゲートは、それぞれ固定電位を供給する電源線に電気的に接続されている。
図４０（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
（バックアップ（Ｂａｃｋｕｐ））
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ノードＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
（リカバリ（Ｒｅｃｏｖｅｒｙ））
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
メモリ回路において発生し得るエラーとして、放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態においては、上述した記憶装置など、本発明の一態様に係る半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図４１に示す半導体装置５４００は、ＣＰＵコア５４０１、パワーマネージメントユニット５４２１及び周辺回路５４２２を有する。パワーマネージメントユニット５４２１は、パワーコントローラ（Ｐｏｗｅｒ Ｃｏｎｔｒｏｌｌｅｒ）５４０２、及びパワースイッチ５４０３（Ｐｏｗｅｒ Ｓｗｉｔｃｈ）を有する。周辺回路５４２２は、キャッシュメモリを有するキャッシュ（Ｃａｃｈｅ）５４０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）５４０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）５４０６を有する。ＣＰＵコア５４０１は、データバス５４２３、制御装置（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）５４０７、ＰＣ（プログラムカウンタ）５４０８、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ Ｒｅｇｉｓｔｅｒ）５４０９、パイプラインレジスタ５４１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）５４１１、及びレジスタファイル（Ｒｅｇｉｓｔｅｒ Ｆｉｌｅ）５４１２を有する。ＣＰＵコア５４０１と、キャッシュ５４０４等の周辺回路５４２２とのデータのやり取りは、データバス５４２３を介して行われる。
半導体装置（セル）は、パワーコントローラ５４０２、制御装置５４０７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置５４００を提供できる。また、消費電力を低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置５４００を提供できる。
半導体装置（セル）に、ｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の金属酸化物（好ましくは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタとを用い、当該半導体装置（セル）を半導体装置５４００に適用することで、小型の半導体装置５４００を提供できる。また、消費電力を低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。特に、Ｓｉトランジスタをｐチャネル型のみとすることで、製造コストを低く抑えることができる。
制御装置５４０７は、ＰＣ５４０８、パイプラインレジスタ５４０９、パイプラインレジスタ５４１０、ＡＬＵ５４１１、レジスタファイル５４１２、キャッシュ５４０４、バスインターフェース５４０５、デバッグインターフェース５４０６、及びパワーコントローラ５４０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ５４１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
キャッシュ５４０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ５４０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図４１では図示していないが、キャッシュ５４０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ５４０９は、命令データを一時的に記憶する機能を有するレジスタである。
レジスタファイル５４１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、又はＡＬＵ５４１１の演算処理の結果得られたデータなどを記憶することができる。
パイプラインレジスタ５４１０は、ＡＬＵ５４１１の演算処理に利用するデータ、又はＡＬＵ５４１１の演算処理の結果、得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース５４０５は、半導体装置５４００と半導体装置５４００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース５４０６は、デバッグの制御を行うための命令を半導体装置５４００に入力するための信号の経路としての機能を有する。
パワースイッチ５４０３は、半導体装置５４００が有するパワーコントローラ５４０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、いくつかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ５４０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ５４０２は、パワースイッチ５４０３の動作を制御する機能を有する。
上記構成を有する半導体装置５４００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
まず、ＣＰＵコア５４０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ５４０２のレジスタに設定する。次いで、ＣＰＵコア５４０１からパワーコントローラ５４０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置５４００内に含まれる各種レジスタとキャッシュ５４０４が、データの退避を開始する。次いで、半導体装置５４００が有するパワーコントローラ５４０２以外の各種回路への電源電圧の供給が、パワースイッチ５４０３により停止される。次いで、割り込み信号がパワーコントローラ５４０２に入力されることで、半導体装置５４００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ５４０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割り込み信号の入力によらずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ５４０４が、データの復帰を開始する。次いで、制御装置５４０７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、又はプロセッサを構成する一つ、若しくは複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
パワーゲーティングを行う場合、ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ。）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ。）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、金属酸化物（好ましくは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、長期間電源供給無しでも情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、短期間のデータ退避及び復帰が可能となる場合がある。
バックアップ可能なフリップフロップ回路の例について、図４２を用いて説明する。
図４２に示す半導体装置５５００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置５５００は、第１の記憶回路５５０１と、第２の記憶回路５５０２と、第３の記憶回路５５０３と、読み出し回路５５０４と、を有する。半導体装置５５００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置５５００の構成例について説明するものとする。
第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置５５００に電源電圧が供給されている期間において、第１の記憶回路５５０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路５５０１は、揮発性の記憶回路と呼ぶことができる。
第２の記憶回路５５０２は、第１の記憶回路５５０１に保持されているデータを読み込んで記憶する（あるいは退避する。）機能を有する。第３の記憶回路５５０３は、第２の記憶回路５５０２に保持されているデータを読み込んで記憶する（あるいは退避する。）機能を有する。読み出し回路５５０４は、第２の記憶回路５５０２又は第３の記憶回路５５０３に保持されたデータを読み出して第１の記憶回路５５０１に記憶する（あるいは復帰する。）機能を有する。
特に、第３の記憶回路５５０３は、半導体装置５５００に電源電圧が供給されてない期間においても、第２の記憶回路５５０２に保持されているデータを読み込んで記憶する（あるいは退避する。）機能を有する。
図４２に示すように、第２の記憶回路５５０２は、トランジスタ５５１２と、容量素子５５１９とを有する。第３の記憶回路５５０３は、トランジスタ５５１３と、トランジスタ５５１５と、容量素子５５２０とを有する。読み出し回路５５０４は、トランジスタ５５１０と、トランジスタ５５１８と、トランジスタ５５０９と、トランジスタ５５１７と、を有する。
トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を、容量素子５５１９に充放電する機能を有する。トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を容量素子５５１９に対して高速に充放電できることが好ましい。具体的には、トランジスタ５５１２が、結晶性を有するシリコン（好ましくは、多結晶シリコン、さらに好ましくは、単結晶シリコン）をチャネル形成領域に含むことが好ましい。
トランジスタ５５１３は、容量素子５５１９に保持されている電荷に従って導通状態又は非導通状態が選択される。トランジスタ５５１５は、トランジスタ５５１３が導通状態であるときに、配線５５４４の電位に応じた電荷を容量素子５５２０に充放電する機能を有する。トランジスタ５５１５は、オフ電流が著しく小さいことが好ましい。具体的には、トランジスタ５５１５が、金属酸化物（好ましくは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが好ましい。
各素子の接続関係を具体的に説明すると、トランジスタ５５１２のソース及びドレインの一方は、第１の記憶回路５５０１に接続されている。トランジスタ５５１２のソース及びドレインの他方は、容量素子５５１９の一方の電極、トランジスタ５５１３のゲート、及びトランジスタ５５１８のゲートに接続されている。容量素子５５１９の他方の電極は、配線５５４２に接続されている。トランジスタ５５１３のソース及びドレインの一方は、配線５５４４に接続されている。トランジスタ５５１３のソース及びドレインの他方は、トランジスタ５５１５のソース及びドレインの一方に接続されている。トランジスタ５５１５のソース及びドレインの他方は、容量素子５５２０の一方の電極、及びトランジスタ５５１０のゲートに接続されている。容量素子５５２０の他方の電極は、配線５５４３に接続されている。トランジスタ５５１０のソース及びドレインの一方は、配線５５４１に接続されている。トランジスタ５５１０のソース及びドレインの他方は、トランジスタ５５１８のソース及びドレインの一方に接続されている。トランジスタ５５１８のソース及びドレインの他方は、トランジスタ５５０９のソース及びドレインの一方に接続されている。トランジスタ５５０９のソース及びドレインの他方は、トランジスタ５５１７のソース及びドレインの一方、及び第１の記憶回路５５０１に接続されている。トランジスタ５５１７のソース及びドレインの他方は、配線５５４０に接続されている。また、図４２においては、トランジスタ５５０９のゲートは、トランジスタ５５１７のゲートと接続されているが、トランジスタ５５０９のゲートは、必ずしもトランジスタ５５１７のゲートと接続されていなくてもよい。
トランジスタ５５１５に、先の実施の形態で例示したトランジスタを適用することができる。トランジスタ５５１５のオフ電流が小さいために、半導体装置５５００は、長期間電源供給無しに情報を保持することができる。トランジスタ５５１５のスイッチング特性が良好であるために、半導体装置５５００は、高速のバックアップとリカバリを行うことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置の一形態を、図４３及び図４４を用いて説明する。
＜半導体ウエハ、チップ＞
図４３（Ａ）は、ダイシング処理が行われる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を、基板７１１から切り出すことができる。図４３（Ｂ）に、チップ７１５の拡大図を示す。
また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じ得るＥＳＤ（Ｅｒｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）を緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行う。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図４４（Ａ）及び図４４（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と当該半導体装置以外の部品が組み合わされて完成する。
図４４（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において、基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行う（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、又はテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、又はウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで、電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また、水分、埃などによる電気特性の劣化（信頼性の低下）を低減させることができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行う（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断及び成形加工する「成形加工工程」を行う（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行う（ステップＳ７２８）。そして、外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図４４（Ｂ）に示す。図４４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図４４（Ｂ）に示す電子部品７５０は、リード７５５及びチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
図４４（Ｂ）に示す電子部品７５０は、例えば、プリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで、電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図４５に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図４５（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、及びライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
図４５（Ｂ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、及び操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネル及びタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図４５（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、及びポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
図４５（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、及び接続部２９４６等を有する。操作スイッチ２９４４及びレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図４５（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、及び表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図４５（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定の他、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば、無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやり取りを行うことができる。また、入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、図１に示すトランジスタ２００を有する半導体装置を作製し、断面観察を行った。以下に、断面観察を行った半導体装置の作製方法を説明する。
絶縁体２２４として、酸化窒化シリコン膜を用いた。絶縁体２２４上の酸化物２３０は、酸化物２３０ａとなる酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜した。続いて、第１の酸化物上に、酸化物２３０ｂとなる酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜した。なお、第１の酸化物と第２の酸化物とは、連続成膜した。
次に、第２の酸化物上に、導電体２５１となるタングステン膜を成膜した。
次に、リソグラフィー法によって、酸化物２３０と導電体２５１を加工して、酸化物２３０と導電体２５１と、を有するアイランドを形成した。
次に絶縁体２２６となる絶縁体として、酸化窒化シリコン膜を成膜した。次に、ＣＭＰ処理を行い、絶縁体２２６となる絶縁体の上面の平坦化を行った。
次に、導電体２５１、および絶縁体２２６となる絶縁体に酸化物２３０ｂに達する開口を形成し、導電体２５１ａ、導電体２５１ｂを形成した。
次に、酸化物２３０ｃとなる酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いて成膜した。
次に、絶縁体２５０となる酸化窒化シリコン膜を成膜した。
次に、絶縁体２５０となる酸化窒化シリコン膜上に、導電体２６０となる導電膜として、窒化チタン膜を成膜し、続いてタングステン膜を成膜した。
次に、ＣＭＰ処理によって、酸化物２３０ｃとなる酸化膜、絶縁体２５０となる絶縁膜、導電体２６０となる導電膜を絶縁体２２６が露出するまで研磨することによって、開口に、酸化物２３０ｃ、絶縁体２５０および導電体２６０を形成した。
次に、絶縁体２２６の上面を概略４０ｎｍ程度エッチング（ハーフエッチバック）し、絶縁体２２６の上面の高さを導電体２６０の上面の高さよりも低くして段差を形成した。当該エッチング処理としては、Ａｒ、ＣＨＦ３、及びＣＦ４の混合ガスを使用し、ドライエッチング法を用いた。当該エッチング処理により、酸化物２３０ｃ及び絶縁体２５０の上面の一部も除去された。
次に、絶縁体２２７を成膜し、絶縁体２２７上に絶縁体２２８を、絶縁体２２８上に絶縁体２２９を、それぞれ成膜した。絶縁体２２７は、酸化窒化シリコン膜を、絶縁体２２８は、酸化アルミニウム膜を、絶縁体２２９は、酸化窒化シリコン膜をそれぞれ成膜した。
次に、絶縁体２２９上に、タングステン膜を成膜し、該タングステン膜上に窒化シリコン膜を成膜し、リソグラフィー法によって、タングステン膜および窒化シリコン膜を加工し、タングステン膜と窒化シリコン膜の積層膜をエッチングマスクとして、絶縁体２２９、絶縁体２２８、絶縁体２２７、及び絶縁体２２６をエッチング処理し、導電体２５１ａの上面に達する開口と、導電体２５１ｂの上面に達する開口と、を形成した。エッチング処理としては、ドライエッチング法を用いた。
本実施例では、絶縁体２２９、絶縁体２２７、及び絶縁体２２６に対しては、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用いてエッチングを行い、絶縁体２２８に対しては、Ａｒ、Ｈ２、及びＣ４Ｆ８の混合ガスを用いてエッチングを行った。
次に、開口の内壁、及び絶縁体２２９上に、導電体２５２（導電体２５２ａ、導電体２５２ｂ）となる導電体を成膜した。導電体２５２の成膜は、窒化チタン膜を成膜し、続いてタングステン膜を成膜した。
次に、絶縁体２２９の上面が露出するまで導電体２５２となる導電体の上面をＣＭＰ処理することによって、開口内に導電体２５２ａと、導電体２５２ｂと、をそれぞれ形成した。
以上により、半導体装置の試料を作製した。
次に、作製した試料の断面観察を行った。断面観察は、株式会社日立ハイテクノロジー社製ＨＤ２３００走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて行った。
図４６に試料の断面写真像を示す。図４６に示すように、本発明の一態様である半導体装置の構造は、導電体２５２ａと導電体２５２ｂの間隔を狭めても、導電体２５２ａ及び導電体２５２ｂと、第１のゲート電極としての機能を有する導電体２６０とを隔離した構造にできるため、半導体装置の微細化を図ることができることを確認した。
本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００ 容量素子
１１０ 導電体
１１２ 導電体
１２０ 導電体
１３０ 絶縁体
１５０ 絶縁体
２００ トランジスタ
２００ａ トランジスタ
２００ｂ トランジスタ
２０３ 導電体
２０３ａ 導電体
２０３ｂ 導電体
２０５ 導電体
２０５ａ 導電体
２０５ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２２６ 絶縁体
２２６Ａ 絶縁体
２２７ 絶縁体
２２８ 絶縁体
２２９ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｃ 酸化物
２３０ｃ＿２ 酸化物
２３０Ａ 酸化物
２３０Ｂ 酸化物
２３０Ｃ 酸化物
２３１ 開口
２３２ａ 開口
２３２ｂ 開口
２３３＿１ 領域
２３３＿２ 領域
２３３＿３ 領域
２３４ 領域
２３５ 領域
２４１＿１ 開口
２４１＿２ 開口
２４１＿３ 開口
２４２ａ 開口
２４２ｂ 開口
２４３＿１ 領域
２４３＿２ 領域
２４３＿３ 領域
２４４ 領域
２４５ 領域
２４６ 導電体
２４８ 導電体
２５０ 絶縁体
２５０＿２ 絶縁体
２５０Ａ 絶縁体
２５１ 導電体
２５１ａ 導電体
２５１ｂ 導電体
２５１ｃ 導電体
２５１Ａ 導電体
２５１Ｂ 導電体
２５２ 導電体
２５２ａ 導電体
２５２ａ＿２ 導電体
２５２ｂ 導電体
２５２ｂ＿２ 導電体
２５２ｃ 導電体
２６０ 導電体
２６０＿２ 導電体
２６０Ａ 導電体
３００ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
７１１ 基板
７１２ 回路領域
７１３ 分離領域
７１４ 分離線
７１５ チップ
７５０ 電子部品
７５２ プリント基板
７５４ 実装基板
７５５ リード
１４００ ＤＯＳＲＡＭ
１４０５ コントローラ
１４１０ 行回路
１４１１ デコーダ
１４１２ ワード線ドライバ回路
１４１３ 列セレクタ
１４１４ センスアンプドライバ回路
１４１５ 列回路
１４１６ グローバルセンスアンプアレイ
１４１７ 入出力回路
１４２０ ＭＣ−ＳＡアレイ
１４２２ メモリセルアレイ
１４２３ センスアンプアレイ
１４２５ ローカルメモリセルアレイ
１４２６ ローカルセンスアンプアレイ
１４４４ スイッチアレイ
１４４５ メモリセル
１４４６ センスアンプ
１４４７ グローバルセンスアンプ
１６００ ＮＯＳＲＡＭ
１６１０ メモリセルアレイ
１６１１ メモリセル
１６１２ メモリセル
１６１３ メモリセル
１６１４ メモリセル
１６４０ コントローラ
１６５０ 行ドライバ
１６５１ 行デコーダ
１６５２ ワード線ドライバ
１６６０ 列ドライバ
１６６１ 列デコーダ
１６６２ ドライバ
１６６３ ＤＡＣ
１６７０ 出力ドライバ
１６７１ セレクタ
１６７２ ＡＤＣ
１６７３ 出力バッファ
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作スイッチ
２９６６ 入出力端子
２９６７ アイコン
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３００６ 配線
３１１０ ＯＳ−ＦＰＧＡ
３１１１ コントローラ
３１１２ ワードドライバ
３１１３ データドライバ
３１１５ プログラマブルエリア
３１１７ ＩＯＢ
３１１９ コア
３１２０ ＬＡＢ
３１２１ ＰＬＥ
３１２３ ＬＵＴブロック
３１２４ レジスタブロック
３１２５ セレクタ
３１２６ ＣＭ
３１２７ パワースイッチ
３１２８ ＣＭ
３１３０ ＳＡＢ
３１３１ ＳＢ
３１３３ ＰＲＳ
３１３５ ＣＭ
３１３７ メモリ回路
３１３７Ｂ メモリ回路
３１４０ ＯＳ−ＦＦ
３１４１ ＦＦ
３１４２ シャドウレジスタ
３１４３ メモリ回路
３１４３Ｂ メモリ回路
３１８８ インバータ回路
３１８９ インバータ回路
５４００ 半導体装置
５４０１ ＣＰＵコア
５４０２ パワーコントローラ
５４０３ パワースイッチ
５４０４ キャッシュ
５４０５ バスインターフェース
５４０６ デバッグインターフェース
５４０７ 制御装置
５４０８ ＰＣ
５４０９ パイプラインレジスタ
５４１０ パイプラインレジスタ
５４１１ ＡＬＵ
５４１２ レジスタファイル
５４２１ パワーマネージメントユニット
５４２２ 周辺回路
５４２３ データバス
５５００ 半導体装置
５５０１ 記憶回路
５５０２ 記憶回路
５５０３ 記憶回路
５５０４ 読み出し回路
５５０９ トランジスタ
５５１０ トランジスタ
５５１２ トランジスタ
５５１３ トランジスタ
５５１５ トランジスタ
５５１７ トランジスタ
５５１８ トランジスタ
５５１９ 容量素子
５５２０ 容量素子
５５４０ 配線
５５４１ 配線
５５４２ 配線
５５４３ 配線
５５４４ 配線

Claims (12)

  1. 第１の絶縁体と、
    前記第１の絶縁体上の酸化物と、
    前記酸化物上の第２の絶縁体、第１の導電体、及び第２の導電体と、
    前記第２の絶縁体上の第３の導電体と、
    前記第１の導電体上の第４の導電体と、
    前記第２の導電体上の第５の導電体と、
    前記第１の絶縁体、前記第１の導電体、及び前記第２の導電体上の第３の絶縁体と、
    前記第２の絶縁体、前記第３の絶縁体、及び前記第３の導電体上の第４の絶縁体と、
    前記第４の絶縁体上の第５の絶縁体と、を有し、
    前記第１の導電体と、前記第２の導電体とは、前記第２の絶縁体を挟んで対向して設けられ、
    前記第２の絶縁体は、前記第３の絶縁体に設けられた開口の内壁、前記第１の導電体と前記第２の導電体の対向する側面、及び前記酸化物の上面に沿って設けられ、
    前記第３の導電体の上面高さは、前記第２の絶縁体と前記第３の絶縁体の上面高さよりも高く、
    前記第４の絶縁体は、前記第２の絶縁体の上面、前記第３の絶縁体の上面、前記第３の導電体の上面、及び前記第３の導電体の側面に沿って設けられ、
    前記第４の導電体と、前記第５の導電体とは、前記第３乃至前記第５の絶縁体を貫通して、前記第３の導電体を挟んで対向して設けられる、ことを特徴とする半導体装置。
  2. 請求項１において、
    前記第４の絶縁体は、前記第３の導電体の側面に沿って成膜された第１の領域と、前記第３の導電体の上面に沿って成膜された第２の領域と、前記第１及び前記第２の領域を除いた第３の領域と、を有し、前記第３の領域の成膜面を基準とした前記第１の領域の膜厚は、前記第３の領域の膜厚の２倍以上である、ことを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第４及び前記第５の導電体は、前記第１の領域の少なくとも一部と重なり、かつ、前記第３の領域を貫通して設けられる、ことを特徴とする半導体装置。
  4. 請求項１又は請求項２において、
    前記第３の導電体と、前記第４の導電体の前記第１の導電体と接する領域と、の向かい合う距離は、前記第３の導電体と、前記第５の導電体の前記第２の導電体と接する領域と、の向かい合う距離と略等しい、ことを特徴とする半導体装置。
  5. 請求項１において、
    前記第２の絶縁体は、第２の酸化物を介して、前記第３の絶縁体に設けられた開口の内壁、前記第１の導電体と前記第２の導電体の対向する側面、及び前記酸化物の上面に沿って設けられる、ことを特徴とする半導体装置。
  6. 請求項１において、
    前記第４の絶縁体は、第６の絶縁体を介して、前記第２の絶縁体の上面、前記第３の絶縁体の上面、前記第３の導電体の上面、及び前記第３の導電体の側面に沿って設けられる、ことを特徴とする半導体装置。
  7. 請求項１又は請求項２のいずれか一項において、
    前記第１及び前記第２の酸化物は、金属酸化物を含む、ことを特徴とする半導体装置。
  8. 酸化物上に第１の導電体、第２の導電体、及び第１の絶縁体を形成する工程と、
    前記第１の絶縁体と前記酸化物の上面に第２の絶縁体と第３の導電体を形成する工程と、
    前記第３の導電体、前記第１の絶縁体、及び前記第２の絶縁体の上面高さを同程度に形成する工程と、
    前記第１の絶縁体の上面をエッチングし、前記第１の絶縁体の上面高さを前記第３の導電体の上面高さよりも低くする工程と、
    前記第１の絶縁体の上面、前記第２の絶縁体の上面、前記第３の導電体の上面、及び前記第３の導電体の側面に沿って第３の絶縁体を成膜する工程と、
    前記第３の絶縁体上に第４の絶縁体を形成する工程と、
    前記第３の絶縁体、前記第４の絶縁体、及び前記第１の絶縁体を加工して、前記第１の導電体上に達する第１の開口と、前記第２の導電体上に達する第２の開口と、を形成する工程と、を有することを特徴とする半導体装置の作製方法。
  9. 請求項８において、
    前記第１及び前記第２の開口は、前記第３の絶縁体における前記第３の導電体の側面に沿った領域の少なくとも一部、及び、前記第３の絶縁体における前記第１の絶縁体の上面に沿った領域の一部を加工して形成する、ことを特徴とする半導体装置の作製方法。
  10. 請求項８又は請求項９において、
    前記第１及び前記第４の絶縁体として、酸化シリコン、又は酸化窒化シリコンを成膜し、
    前記第３の絶縁体として、酸化アルミニウム、窒化シリコン、又は酸化ハフニウムを成膜する、ことを特徴とする半導体装置の作製方法。
  11. 請求項８又は請求項９において、
    前記第１及び前記第２の開口は、ドライエッチング法により形成される、ことを特徴とする半導体装置の作製方法。
  12. 請求項８又は請求項９において、
    前記第１及び前記第２の開口は、前記第４の絶縁体に対しては、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用いたドライエッチング法により行い、前記第２の絶縁体に対しては、Ａｒ、Ｈ２、及びＣ４Ｆ８の混合ガスを用いたドライエッチング法により行い、前記第１の絶縁体に対しては、Ａｒ、Ｏ２、及びＣ４Ｆ６の混合ガスを用いたドライエッチング法により行う、ことを特徴とする半導体装置の作製方法。
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