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JPWO2016075985A1 - Power semiconductor package elements - Google Patents

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JPWO2016075985A1 JP2016558907A JP2016558907A JPWO2016075985A1 JP WO2016075985 A1 JPWO2016075985 A1 JP WO2016075985A1 JP 2016558907 A JP2016558907 A JP 2016558907A JP 2016558907 A JP2016558907 A JP 2016558907A JP WO2016075985 A1 JPWO2016075985 A1 JP WO2016075985A1
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Abstract

パッケージ素子（１０）は、パワー半導体（３１１，３１２）、回路基板（２０）、電流検出用の抵抗素子（５０）、および、パッケージ樹脂（６０）を備える。パワー半導体（３１１，３１２）は回路基板（２０）の表面に、抵抗素子（５０）は回路基板（２０）の裏面にそれぞれ実装されている。パワー半導体（３１１，３１２）が実装される導体パターン（２１）と抵抗素子（５０）が実装される導体パターン（２２）は導電性ビア（２０１）で接続されている。パッケージ樹脂（６０）は、パワー半導体（３１１，３１２）および抵抗素子（５０）をモールドして１つのパッケージにしている。抵抗素子（５０）はパッケージ樹脂（６０）から露出している。抵抗素子（５０）は、自発の熱とパワー半導体（３１１，３１２）から伝導した熱とを露出部分から外部に放射する。The package element (10) includes a power semiconductor (311, 312), a circuit board (20), a resistance element (50) for current detection, and a package resin (60). The power semiconductors (311 and 312) are mounted on the front surface of the circuit board (20), and the resistance element (50) is mounted on the back surface of the circuit board (20). The conductor pattern (21) on which the power semiconductors (311 and 312) are mounted and the conductor pattern (22) on which the resistance element (50) is mounted are connected by a conductive via (201). The package resin (60) molds the power semiconductor (311 and 312) and the resistance element (50) into one package. The resistance element (50) is exposed from the package resin (60). The resistance element (50) radiates spontaneous heat and heat conducted from the power semiconductor (311, 312) from the exposed portion to the outside.

Description

本発明は、パワー半導体とパワー半導体の周辺回路とが１パッケージ内に収容されたパワー半導体のパッケージ素子に関する。   The present invention relates to a power semiconductor package element in which a power semiconductor and a peripheral circuit of the power semiconductor are accommodated in one package.

特許文献１には、インバータ回路を構成する回路基板とパワー半導体とが記載されている。パワー半導体は、回路基板の表面に実装されている。回路基板の裏面の全面には、ヒートシンクが装着されている。   Patent Document 1 describes a circuit board and a power semiconductor that constitute an inverter circuit. The power semiconductor is mounted on the surface of the circuit board. A heat sink is attached to the entire back surface of the circuit board.

また、特許文献１では、回路基板に電流検出用の抵抗素子が実装されている。電流検出用の抵抗素子は、パワー半導体に流れる電流を検出するための素子である。電流検出用の抵抗素子は、回路基板の裏面に実装されており、回路基板とヒートシンクとの間に配置されている。   In Patent Document 1, a resistance element for current detection is mounted on a circuit board. The resistance element for current detection is an element for detecting a current flowing through the power semiconductor. The resistance element for current detection is mounted on the back surface of the circuit board, and is disposed between the circuit board and the heat sink.

特許第０５５７９２３４号明細書Japanese Patent No. 0579234

しかしながら、特許文献１に示す構成では、パワー半導体で発生した熱は、回路基板を挟んでパワー半導体と対向するように配置された導体パターンを介してヒートシンクに伝導される。電流検出用の抵抗素子で発生した熱は、電流検出用の抵抗素子に近接するヒートシンクに伝導される。   However, in the configuration shown in Patent Document 1, the heat generated in the power semiconductor is conducted to the heat sink through a conductor pattern arranged to face the power semiconductor with the circuit board interposed therebetween. The heat generated by the current detection resistor element is conducted to a heat sink adjacent to the current detection resistor element.

このように、特許文献１に示す構成では、パワー半導体の放熱に作用する部分と、電流検出用の抵抗素子の放熱に作用する部分とが個別に存在する。したがって、全体の形状が大きくなってしまう。   As described above, in the configuration shown in Patent Document 1, there are a part that acts to radiate heat from the power semiconductor and a part that acts to radiate heat from the resistance element for current detection. Therefore, the overall shape becomes large.

この発明の目的は、パワー半導体と電流検出用の抵抗素子の放熱を効果的に行うことが可能な小型のパッケージ素子を提供することにある。   An object of the present invention is to provide a small package element capable of effectively radiating heat from a power semiconductor and a resistance element for current detection.

この発明におけるパワー半導体のパッケージ素子は、パワー半導体、電流検出用の抵抗素子、および、パッケージ樹脂を備える。電流検出用の抵抗素子は、パワー半導体の電流を検出するために設けられている。パッケージ樹脂は、パワー半導体および電流検出用の抵抗素子をモールドして１つのパッケージにしている。そして、抵抗素子は、パワー半導体および抵抗素子から発する熱を放射する放熱部材である。   The power semiconductor package element according to the present invention includes a power semiconductor, a resistance element for current detection, and a package resin. The resistance element for current detection is provided for detecting the current of the power semiconductor. The package resin is molded into a single package by molding a power semiconductor and a resistance element for current detection. The resistance element is a heat dissipation member that radiates heat generated from the power semiconductor and the resistance element.

この構成では、抵抗素子が放熱部材を兼ねているので、放熱効率を低下させることなく、小型のパッケージ素子を実現することができる。この際、抵抗素子とパワー半導体は、導体によって接続されているので、効果的な放熱が可能になる。   In this configuration, since the resistance element also serves as the heat radiating member, a small package element can be realized without reducing the heat radiation efficiency. At this time, since the resistance element and the power semiconductor are connected by the conductor, effective heat dissipation is possible.

また、この発明におけるパワー半導体のパッケージ素子は次の構成であってもよい。パッケージ素子は、パワー半導体が電気的に接続される回路基板を備える。放熱部材は、パワー半導体を回路基板に実装する実装部材を兼ねている。   The power semiconductor package element according to the present invention may have the following configuration. The package element includes a circuit board to which a power semiconductor is electrically connected. The heat dissipation member also serves as a mounting member for mounting the power semiconductor on the circuit board.

この構成では、放熱部材が実装部材も兼ねているので、構成要素を少なくでき、パッケージ素子をさらに小型にすることができる。また、抵抗素子（放熱部材）がパワー半導体に直接接触しているので、効果的な放熱が可能になる。   In this configuration, since the heat dissipation member also serves as the mounting member, the number of components can be reduced, and the package element can be further reduced in size. In addition, since the resistance element (heat radiating member) is in direct contact with the power semiconductor, effective heat dissipation is possible.

また、この発明におけるパワー半導体のパッケージ素子は次の構成であってもよい。回路基板におけるパワー半導体が配置される側の面と反対側の面に当接する放熱板を備える。   The power semiconductor package element according to the present invention may have the following configuration. A heat dissipation plate is provided in contact with a surface opposite to the surface on the side of the circuit board where the power semiconductor is disposed.

この構成では、放熱性能をさらに向上することができる。   With this configuration, the heat dissipation performance can be further improved.

また、この発明におけるパワー半導体のパッケージ素子では、放熱部材は、パッケージ樹脂から露出していることが好ましい。   In the power semiconductor package element according to the present invention, the heat dissipation member is preferably exposed from the package resin.

この構成では、外部への放熱が向上し、放熱性能をさらに向上することができる。   With this configuration, heat dissipation to the outside is improved, and heat dissipation performance can be further improved.

また、この発明におけるパワー半導体のパッケージ素子では、パワー半導体および放熱部材は、パッケージ素子の外部接続用端子となるリードフレームに直接実装されていてもよい。   In the power semiconductor package element according to the present invention, the power semiconductor and the heat dissipation member may be directly mounted on a lead frame serving as an external connection terminal of the package element.

この構成では、リードフレームを介しての放熱を行うことができる。   With this configuration, heat can be radiated through the lead frame.

また、この発明におけるパワー半導体のパッケージ素子では、放熱部材は、主板と、主板の両端に接続する脚部とを備える橋脚形状にすることができる。   In the power semiconductor package element according to the present invention, the heat dissipating member can have a bridge pier shape including a main plate and legs connected to both ends of the main plate.

この構成では、放熱性能を確保し、樹脂内での空隙の発生を抑制できる。これにより、放熱性能及び信頼性の高いパッケージ素子を実現できる。   With this configuration, heat dissipation performance can be ensured, and generation of voids in the resin can be suppressed. Thereby, a package element with high heat dissipation performance and reliability can be realized.

この発明によれば、パワー半導体と電流検出用の抵抗素子の放熱を効果的に行うことが可能な小型のパッケージ素子を実現できる。   According to the present invention, it is possible to realize a small package element capable of effectively radiating heat from the power semiconductor and the current detecting resistance element.

本発明の実施形態に係るパワー半導体のパッケージ素子の主要な回路構成を示す回路図である。It is a circuit diagram which shows the main circuit structures of the power semiconductor package element which concerns on embodiment of this invention. 本発明の実施形態に係るパワー半導体のパッケージ素子が用いられる双方向型の昇降圧チョッパ回路の回路図である。1 is a circuit diagram of a bidirectional buck-boost chopper circuit in which a power semiconductor package element according to an embodiment of the present invention is used. 本発明の実施形態に係るパワー半導体のパッケージ素子の第１実施形態の構成を示す図である。It is a figure which shows the structure of 1st Embodiment of the package element of the power semiconductor which concerns on embodiment of this invention. 本発明の実施形態に係るパワー半導体のパッケージ素子の第１実施形態の構成を示す図である。It is a figure which shows the structure of 1st Embodiment of the package element of the power semiconductor which concerns on embodiment of this invention. 本発明の実施形態に係るパワー半導体のパッケージ素子の第２実施形態の構成を示す図である。It is a figure which shows the structure of 2nd Embodiment of the package element of the power semiconductor which concerns on embodiment of this invention. 本発明の実施形態に係るパワー半導体のパッケージ素子の第３実施形態の構成を示す図である。It is a figure which shows the structure of 3rd Embodiment of the package element of the power semiconductor which concerns on embodiment of this invention. 本発明の実施形態に係るパワー半導体のパッケージ素子の第４実施形態の構成を示す図である。It is a figure which shows the structure of 4th Embodiment of the package element of the power semiconductor which concerns on embodiment of this invention. 本発明の実施形態に係るパワー半導体のパッケージ素子の第５実施形態の構成を示す図である。It is a figure which shows the structure of 5th Embodiment of the package element of the power semiconductor which concerns on embodiment of this invention. 本発明の実施形態に係るパワー半導体のパッケージ素子の第４実施形態の構成を示す図である。It is a figure which shows the structure of 4th Embodiment of the package element of the power semiconductor which concerns on embodiment of this invention.

本発明の実施形態に係るパワー半導体のパッケージ素子について、図を参照して説明する。なお、以下の説明では、「パッケージ素子」は、「パワー半導体のパッケージ素子」を意味する。図１は本発明の実施形態に係るパワー半導体のパッケージ素子の主要な回路構成を示す回路図である。図１（Ａ）−図１（Ｄ）は、それぞれ異なる接続態様を示す。   A power semiconductor package element according to an embodiment of the present invention will be described with reference to the drawings. In the following description, “package element” means “a power semiconductor package element”. FIG. 1 is a circuit diagram showing a main circuit configuration of a power semiconductor package element according to an embodiment of the present invention. 1A to 1D show different connection modes.

図１（Ａ）に示すパッケージ素子は、パワー半導体３１１、電流検出用の抵抗素子５０を備える。パワー半導体３１１は、例えば、パワーＭＯＳＦＥＴ（電界効果トランジスタ）である。以下では、パワー半導体３１１がパワーＭＯＳＦＥＴである場合を示す。パワー半導体３１１のソースは、電流検出用の抵抗素子５０を介してグランドに接続されている。図示しない電流検出部は、電流検出用の抵抗素子５０の端子間電圧を検出することによって、パワー半導体３１１の電流を検出する。   The package element shown in FIG. 1A includes a power semiconductor 311 and a resistance element 50 for current detection. The power semiconductor 311 is, for example, a power MOSFET (field effect transistor). Hereinafter, a case where the power semiconductor 311 is a power MOSFET will be described. The source of the power semiconductor 311 is connected to the ground via a resistance element 50 for current detection. A current detection unit (not shown) detects the current of the power semiconductor 311 by detecting the voltage between the terminals of the resistance element 50 for current detection.

図１（Ｂ）に示すパッケージ素子は、パワー半導体３１１，３１２、電流検出用の抵抗素子５０を備える。電流検出用の抵抗素子５０は、パワー半導体３１１のソースとパワー半導体３１２のソースとの間に接続されている。図示しない電流検出部は、電流検出用の抵抗素子５０の端子間電圧を検出することによって、パワー半導体３１１，３１２の電流を検出する。   The package element shown in FIG. 1B includes power semiconductors 311 and 312 and a resistance element 50 for current detection. The current detecting resistance element 50 is connected between the source of the power semiconductor 311 and the source of the power semiconductor 312. A current detection unit (not shown) detects the current of the power semiconductors 311 and 312 by detecting the voltage between the terminals of the current detection resistor element 50.

図１（Ｃ）に示すパッケージ素子は、パワー半導体３１１，３１２、電流検出用の抵抗素子５０１，５０２を備える。電流検出用の抵抗素子５０１は、パワー半導体３１１のソースとグランドとの間に接続されている。電流検出用の抵抗素子５０２は、パワー半導体３１２のソースとグランドとの間に接続されている。図示しない電流検出部は、電流検出用の抵抗素子５０１，５０２の端子間電圧を検出することによって、パワー半導体３１１，３１２の電流を検出する。   The package element shown in FIG. 1C includes power semiconductors 311 and 312, and resistance elements 501 and 502 for current detection. The resistance element 501 for current detection is connected between the source of the power semiconductor 311 and the ground. The resistance element 502 for current detection is connected between the source of the power semiconductor 312 and the ground. A current detection unit (not shown) detects the current of the power semiconductors 311 and 312 by detecting the voltage between the terminals of the current detection resistance elements 501 and 502.

図１（Ｄ）に示すパッケージ素子は、パワー半導体３１１，３１２，３１３，３１４を備える。パワー半導体３１１，３１３は並列接続されている。パワー半導体３１２，３１４は並列接続されている。並列接続しているとは、２つのパワー半導体のソース同士が接続し、ドレイン同士が接続する接続態様を意味する。電流検出用の抵抗素子５０は、パワー半導体３１１，３１３のソースとパワー半導体３１２，３１４のソースとの間に接続されている。図示しない電流検出部は、電流検出用の抵抗素子５０の端子間電圧を検出することによって、パワー半導体３１１，３１２，３１３，３１４の電流を検出する。   The package element shown in FIG. 1D includes power semiconductors 311, 312, 313, and 314. The power semiconductors 311 and 313 are connected in parallel. The power semiconductors 312 and 314 are connected in parallel. The parallel connection means a connection mode in which two power semiconductor sources are connected to each other and drains are connected to each other. The current detecting resistance element 50 is connected between the sources of the power semiconductors 311 and 313 and the sources of the power semiconductors 312 and 314. A current detection unit (not shown) detects the currents of the power semiconductors 311, 312, 313, and 314 by detecting the voltage between the terminals of the current detection resistance element 50.

このようなパワー半導体と電流検出用の抵抗素子は、具体的に、次に示すような電源回路に利用される。図２は、本発明の実施形態に係るパワー半導体のパッケージ素子が用いられる双方向型の昇降圧チョッパ回路の回路図である。   Such a power semiconductor and a resistance element for current detection are specifically used for a power supply circuit as described below. FIG. 2 is a circuit diagram of a bidirectional buck-boost chopper circuit in which the power semiconductor package element according to the embodiment of the present invention is used.

図２に示すように、昇降圧チョッパ回路は、端子Ｐ１１，Ｐ１２からなる第１入出力端子、および、端子Ｐ２１，Ｐ２２からなる第２入出力端子を備える。端子Ｐ１２と端子Ｐ２２は接続されている。   As shown in FIG. 2, the step-up / step-down chopper circuit includes a first input / output terminal including terminals P11 and P12, and a second input / output terminal including terminals P21 and P22. Terminals P12 and P22 are connected.

端子Ｐ１１と端子Ｐ１２との間には、コンデンサＣ１が接続されている。コンデンサＣ１には、ＦＥＴＱ１１，Ｑ１２の直列回路が並列に接続されている。これらＦＥＴＱ１１，Ｑ１２が上述のパワー半導体に相当する。さらに、ＦＥＴＱ１２のソースと端子Ｐ１２との間には、抵抗素子Ｒ１２が接続されている。   A capacitor C1 is connected between the terminals P11 and P12. A series circuit of FETs Q11 and Q12 is connected in parallel to the capacitor C1. These FETs Q11 and Q12 correspond to the power semiconductor described above. Further, a resistance element R12 is connected between the source of the FET Q12 and the terminal P12.

端子Ｐ２１と端子Ｐ２２との間には、コンデンサＣ２が接続されている。コンデンサＣ２には、ＦＥＴＱ２１，Ｑ２２の直列回路が並列に接続されている。これらＦＥＴＱ２１，Ｑ２２が上述のパワー半導体に相当する。さらに、ＦＥＴＱ２１のソースとＦＥＴＱ２２のドレインとの間には、抵抗素子Ｒ２１が接続されており、ＦＥＴＱ２２のソースと端子Ｐ１２との間には、抵抗素子Ｒ２２が接続されている。   A capacitor C2 is connected between the terminals P21 and P22. A series circuit of FETs Q21 and Q22 is connected in parallel to the capacitor C2. These FETs Q21 and Q22 correspond to the power semiconductor described above. Further, a resistance element R21 is connected between the source of the FET Q21 and the drain of the FET Q22, and a resistance element R22 is connected between the source of the FET Q22 and the terminal P12.

ここで、上述の抵抗素子Ｒ１２，Ｒ２２が、図１（Ａ）における抵抗５０や図１（Ｃ）の抵抗５０１，５０２に相当する。また、抵抗素子Ｒ２１が、図１（Ｂ）や図１（Ｄ）の抵抗５０に相当する。   Here, the resistance elements R12 and R22 described above correspond to the resistor 50 in FIG. 1A and the resistors 501 and 502 in FIG. Further, the resistor element R21 corresponds to the resistor 50 in FIGS. 1B and 1D.

ＦＥＴＱ１１とＦＥＴＱ１２の接続点、ＦＥＴＱ２１とＦＥＴＱ２２との接続点は、インダクタＬ０で接続されている。より具体的には、ＦＥＴＱ２１のソースに接続する抵抗素子Ｒ２１と、ＦＥＴＱ２２のドレインとの接続点は、インダクタＬ０に接続されている。   The connection point of FETQ11 and FETQ12 and the connection point of FETQ21 and FETQ22 are connected by an inductor L0. More specifically, the connection point between the resistor element R21 connected to the source of the FET Q21 and the drain of the FET Q22 is connected to the inductor L0.

ＦＥＴＱ１１，Ｑ１２は、制御回路ＣＣ１によってスイッチング制御されている。ＦＥＴＱ２１，Ｑ２２は、制御回路ＣＣ２によってスイッチング制御されている。   The FETs Q11 and Q12 are switching controlled by the control circuit CC1. The FETs Q21 and Q22 are switching-controlled by the control circuit CC2.

この構成によって、双方向型の昇降圧チョッパ回路が実現され、所望のＦＥＴ（パワー半導体）Ｑ１２，Ｑ２１，Ｑ２２の電流検出を、抵抗素子Ｒ１２，Ｒ２１，Ｒ２２で実現することができる。   With this configuration, a bidirectional buck-boost chopper circuit is realized, and current detection of desired FETs (power semiconductors) Q12, Q21, Q22 can be realized by the resistance elements R12, R21, R22.

なお、抵抗素子Ｒ１２，Ｒ２２，Ｒ２１はすべて設けられる必要はなく、回路動作上、電流検出が必要な箇所に適宜設けられていればよい。   Note that it is not necessary to provide all of the resistance elements R12, R22, and R21.

このようなパワー半導体と電流検出用の抵抗素子を備えるパッケージ素子は、次に示す各態様の構造によって実現される。   Such a package element including a power semiconductor and a resistance element for current detection is realized by the structure of each aspect described below.

（第１実施形態）
図３、図４は、本発明の実施形態に係るパワー半導体のパッケージ素子の第１実施形態の構成を示す図である。図３（Ａ）は、第１実施形態におけるパッケージ素子内の部品配置を示す回路基板の表面側の平面断面図である。図３（Ｂ）は、第１実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図３（Ｃ）は、第１実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。図４（Ａ）は、第１実施形態におけるパッケージ素子の表面図である。図４（Ｂ）は、第１実施形態におけるパッケージ素子の側面図である。図４（Ｃ）は、第１実施形態におけるパッケージ素子の裏面図である。なお、図３、図４では、構成を分かりやすくするために適宜導体パターンの図示を省略している。(First embodiment)
3 and 4 are diagrams showing the configuration of the first embodiment of the power semiconductor package element according to the embodiment of the present invention. FIG. 3A is a plan sectional view of the front side of the circuit board showing the component arrangement in the package element according to the first embodiment. FIG. 3B is a side sectional view showing the component arrangement in the package element in the first embodiment. FIG. 3C is a plan sectional view of the back side of the circuit board showing the component arrangement in the package element according to the first embodiment. FIG. 4A is a surface view of the package element in the first embodiment. FIG. 4B is a side view of the package element in the first embodiment. FIG. 4C is a rear view of the package element according to the first embodiment. In FIG. 3 and FIG. 4, the conductor pattern is appropriately omitted for easy understanding of the configuration.

パワー半導体のパッケージ素子１０は、回路基板２０、パワー半導体３１１，３１２、制御用ＩＣ３２、リードフレーム４０、電流検出用の抵抗素子５０（以下、単に「抵抗素子５０」）、および、パッケージ樹脂６０を備える。   The power semiconductor package element 10 includes a circuit board 20, power semiconductors 311, 312, a control IC 32, a lead frame 40, a current detection resistor element 50 (hereinafter simply “resistor element 50”), and a package resin 60. Prepare.

パワー半導体３１１，３１２は、例えば、パワーＭＯＳＦＥＴであり、ベアチップの形態である。回路基板２０は、絶縁性基板を備える。絶縁性基板の表面及び裏面には、所定の回路を形成する導体パターン２１，２２，２３が形成されている。導体パターン２１，２３は、回路基板２０の表面に形成されている。導体パターン２２は、回路基板２０の裏面に形成されている。導体パターン２１と導体パターン２２は、絶縁性基板を厚み方向に貫通する導電性ビア２０１によって接続されている。導電性ビア２０１は、図３（Ｃ）に示すように複数個備えることが好ましいが、１つであってよい。なお、導電性ビア２０１を複数個にすることによって、回路基板２０の表面の導体パターン２１と裏面側の導体パターン２２との間における導電性および熱伝導性を向上させることができる。   The power semiconductors 311 and 312 are, for example, power MOSFETs and are in the form of bare chips. The circuit board 20 includes an insulating substrate. Conductor patterns 21, 22, and 23 forming a predetermined circuit are formed on the front and back surfaces of the insulating substrate. The conductor patterns 21 and 23 are formed on the surface of the circuit board 20. The conductor pattern 22 is formed on the back surface of the circuit board 20. The conductor pattern 21 and the conductor pattern 22 are connected by a conductive via 201 that penetrates the insulating substrate in the thickness direction. As shown in FIG. 3C, the conductive via 201 is preferably provided in plural, but may be one. Note that by providing a plurality of conductive vias 201, the conductivity and thermal conductivity between the conductor pattern 21 on the front surface of the circuit board 20 and the conductor pattern 22 on the back surface side can be improved.

回路基板２０の表面側において、パワー半導体３１１，３１２は、それぞれ個別の導体パターン２１に実装されている。制御用ＩＣ３２は、導体パターン２３に実装されている。   On the front side of the circuit board 20, the power semiconductors 311 and 312 are mounted on the individual conductor patterns 21. The control IC 32 is mounted on the conductor pattern 23.

回路基板２０の裏面側において、抵抗素子５０は、導体パターン２２に接続されている。これにより、抵抗素子５０は、パワー半導体３１１，３１２に接続される。例えば、図１（Ｂ）に示す回路、図１（Ｃ）に示す回路を構成することができる。また、図１（Ａ）に示す回路を２つ備える回路を構成することができる。   On the back side of the circuit board 20, the resistance element 50 is connected to the conductor pattern 22. Thereby, the resistance element 50 is connected to the power semiconductors 311 and 312. For example, the circuit illustrated in FIG. 1B and the circuit illustrated in FIG. 1C can be formed. A circuit including two circuits illustrated in FIG. 1A can be formed.

抵抗素子５０は、熱伝導率が高く、抵抗率の低い（導電率が高い）材料からなる。例えば、抵抗素子５０は、金属板である。なお、抵抗素子５０は、導電率が高くても、流れる電流量が大きいため、パワー半導体の電流を容易に検出することができる。抵抗素子５０は、主板５１および脚部５２を備える。主板５１は所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２は、主板５１の両端に配置されており、主体５１と一体に形成されている。脚部５２は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０は、橋脚形状である。   The resistance element 50 is made of a material having high thermal conductivity and low resistivity (high conductivity). For example, the resistance element 50 is a metal plate. Note that the resistance element 50 can easily detect the current of the power semiconductor because the flowing current amount is large even when the conductivity is high. The resistance element 50 includes a main plate 51 and legs 52. The main plate 51 is a flat plate having a predetermined area (an area determined based on heat dissipation efficiency). The leg portions 52 are disposed at both ends of the main plate 51 and are formed integrally with the main body 51. The leg portion 52 has a shape obtained by bending or bending a flat plate. Thereby, the resistance element 50 is a pier shape.

抵抗素子５０の脚部５２は、導体パターン２２に当接して接合されている。これにより、主体５１は、回路基板２０の裏面から離間している。   The leg portion 52 of the resistance element 50 is in contact with and joined to the conductor pattern 22. Thereby, the main body 51 is separated from the back surface of the circuit board 20.

リードフレーム４０は、回路基板２０を平面視した所定の辺から外側に延びる形状で配置されている。リードフレーム４０は、パッケージ素子１０の仕様に応じた個数および形状によって形成されている。リードフレーム４０は導電率の高い金属によって形成されている。リードフレーム４０は、パッケージ素子１０の回路に基づいて、回路基板２０の所定の導体パターンに対して、導電性ワイヤ４１、または、はんだ（図示せず）によって接続されている。   The lead frame 40 is arranged in a shape extending outward from a predetermined side in plan view of the circuit board 20. The lead frame 40 is formed with the number and shape according to the specifications of the package element 10. The lead frame 40 is made of a metal having high conductivity. The lead frame 40 is connected to a predetermined conductor pattern on the circuit board 20 by a conductive wire 41 or solder (not shown) based on the circuit of the package element 10.

パッケージ樹脂６０は、パワー半導体３１１，３１２、制御用ＩＣ３２、および抵抗素子５０が実装される回路基板２０の全体を覆うようにモールドしている（図４参照）。この際、パッケージ樹脂６０は、リードフレーム４０における回路基板２０側の端部を所定長で内包するように形成されている。パッケージ樹脂６０は、回路基板２０の表面および裏面を覆うように熱硬化性の樹脂を塗布して硬化させることによって形成されている。   The package resin 60 is molded so as to cover the entire circuit board 20 on which the power semiconductors 311 and 312, the control IC 32, and the resistance element 50 are mounted (see FIG. 4). At this time, the package resin 60 is formed so as to enclose the end portion of the lead frame 40 on the circuit board 20 side with a predetermined length. The package resin 60 is formed by applying and curing a thermosetting resin so as to cover the front and back surfaces of the circuit board 20.

ここで、図３（Ｂ）、図４（Ｂ）、図４（Ｃ）に示すように、パッケージ樹脂６０の裏面６０１には、抵抗素子５０の主体５１の一方面が露出している。   Here, as shown in FIGS. 3B, 4 </ b> B, and 4 </ b> C, one surface of the main body 51 of the resistance element 50 is exposed on the back surface 601 of the package resin 60.

このような構成からなるパッケージ素子１０を駆動させると、パワー半導体３１１，３１２が発熱する。また、抵抗素子５０も流れる電流と自身の抵抗によって発熱する。ここで、上述のように、抵抗素子５０の主体５１がパッケージ樹脂６０の裏面６０１から外部に露出していることにより、抵抗素子５０で発した熱は、この露出部から外部に放射される。これにより、抵抗素子５０は放熱される。   When the package element 10 having such a configuration is driven, the power semiconductors 311 and 312 generate heat. The resistance element 50 also generates heat due to the flowing current and its own resistance. Here, as described above, since the main body 51 of the resistance element 50 is exposed to the outside from the back surface 601 of the package resin 60, the heat generated by the resistance element 50 is radiated to the outside from the exposed portion. Thereby, the resistance element 50 is radiated.

また、抵抗素子５０は、導体パターン２２、導電性ビア２０１、導体パターン２１を介してパワー半導体３１１，３１２に接続している。したがって、パワー半導体３１１，３１２で発した熱は、導体パターン２１、導電性ビア２０１、導体パターン２２を介して抵抗素子５０に伝導される。そして、この伝導された熱は、この露出部から外部に放射される。これにより、パワー半導体３１１，３１２も放熱される。   The resistance element 50 is connected to the power semiconductors 311 and 312 via the conductor pattern 22, the conductive via 201, and the conductor pattern 21. Therefore, the heat generated by the power semiconductors 311 and 312 is conducted to the resistance element 50 through the conductor pattern 21, the conductive via 201, and the conductor pattern 22. The conducted heat is radiated to the outside from the exposed portion. Thereby, the power semiconductors 311 and 312 are also radiated.

このように、抵抗素子５０は、パワー半導体３１１，３１２の電流検出用の抵抗素子として機能するとともに、パワー半導体３１１，３１２の放熱部材および抵抗素子５０自身の放熱部材としても機能する。   As described above, the resistance element 50 functions as a resistance element for current detection of the power semiconductors 311 and 312, and also functions as a heat dissipation member of the power semiconductors 311 and 312 and a heat dissipation member of the resistance element 50 itself.

したがって、本実施形態の構成を用いることによって、放熱部材を別途設けることなく、パワー半導体３１１，３１２および抵抗素子５０を放熱することができる。これにより、放熱効率が高く小型のパッケージ素子１０を実現することができる。   Therefore, by using the configuration of the present embodiment, the power semiconductors 311 and 312 and the resistance element 50 can be radiated without providing a heat radiating member separately. Thereby, the small package element 10 with high heat dissipation efficiency can be realized.

さらに、図３（Ｂ）、図３（Ｃ）に示すように、パワー半導体３１１，３１２と抵抗素子５０は、平面視して重なっている。これにより、パワー半導体３１１，３１２と、放熱部材である抵抗素子５０の配置面積を小さくできる。したがって、パッケージ素子１０をさらに小型化することができる。また、このように、パワー半導体３１１，３１２と抵抗素子５０が平面視して重なっていることによって、パワー半導体３１１，３１２と抵抗素子５０との熱伝導の距離を短くでき、さらに放熱効率を向上させることができる。   Further, as shown in FIGS. 3B and 3C, the power semiconductors 311 and 312 and the resistance element 50 overlap each other in plan view. Thereby, the arrangement area of the power semiconductors 311 and 312 and the resistance element 50 as a heat radiating member can be reduced. Therefore, the package element 10 can be further reduced in size. In addition, since the power semiconductors 311 and 312 and the resistance element 50 overlap in a plan view as described above, the heat conduction distance between the power semiconductors 311 and 312 and the resistance element 50 can be shortened, and the heat dissipation efficiency is further improved. Can be made.

なお、抵抗素子５０は、単純な平板でもよいが、橋脚形状にすることで、次の作用効果が得られる。抵抗素子５０を橋脚形状とすることによって、主体５１と回路基板２０との間に所定の高さの空間を設けることができる。パッケージ樹脂を充填する際、この空間が開いている方向に樹脂を流し込むことによって、塗布された流動性を有する樹脂（硬化前の樹脂）がこの空間に充填され易い。したがって、硬化後にパッケージ樹脂６０内に空隙ができることを抑制できる。これにより、信頼性の高いパッケージ樹脂６０を形成することができる。   The resistance element 50 may be a simple flat plate, but the following effects can be obtained by forming the pier shape. By making the resistive element 50 into a pier shape, a space having a predetermined height can be provided between the main body 51 and the circuit board 20. When filling the package resin, by pouring the resin in the direction in which the space is open, the applied fluid resin (resin before curing) is easily filled in the space. Therefore, it is possible to suppress the formation of voids in the package resin 60 after curing. Thereby, the highly reliable package resin 60 can be formed.

（第２実施形態）
図５は、本発明の実施形態に係るパワー半導体のパッケージ素子の第２実施形態の構成を示す図である。図５（Ａ）は、第２実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図５（Ｂ）は、第２実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。図５（Ｃ）は、第２実施形態におけるパッケージ素子の裏面図である。なお、第２実施形態では、第１実施形態と基本的な構成および材料が同じものに関しては、同じ記号を付して、適宜説明は省略する。(Second Embodiment)
FIG. 5 is a diagram showing a configuration of a second embodiment of the power semiconductor package element according to the embodiment of the present invention. FIG. 5A is a side cross-sectional view showing a component arrangement in the package element according to the second embodiment. FIG. 5B is a plan sectional view of the back side of the circuit board showing the component arrangement in the package element according to the second embodiment. FIG. 5C is a rear view of the package element according to the second embodiment. In the second embodiment, components having the same basic configuration and materials as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted as appropriate.

第２実施形態に係るパワー半導体のパッケージ素子１０Ａは、回路基板２０、パワー半導体３１１、制御用ＩＣ３２、リードフレーム４０、電流検出用の抵抗素子５０Ａ、および、パッケージ樹脂６０を備える。   A power semiconductor package element 10A according to the second embodiment includes a circuit board 20, a power semiconductor 311, a control IC 32, a lead frame 40, a current detection resistor element 50A, and a package resin 60.

導体パターン２３は、回路基板２０の表面に形成されている。導体パターン２１，２２は、回路基板２０の裏面に形成されている。   The conductor pattern 23 is formed on the surface of the circuit board 20. The conductor patterns 21 and 22 are formed on the back surface of the circuit board 20.

回路基板２０の表面側において、制御用ＩＣ３２は、導体パターン２３に実装されている。回路基板２０の表面側の所定の導体パターンは、導電性ワイヤ４１，４２を介して、リードフレーム４０に接続されている。   On the surface side of the circuit board 20, the control IC 32 is mounted on the conductor pattern 23. The predetermined conductor pattern on the surface side of the circuit board 20 is connected to the lead frame 40 via the conductive wires 41 and 42.

回路基板２０の裏面側において、パワー半導体３１１は、導体パターン２１に実装されている。抵抗素子５０Ａは、導体パターン２２に接続されるとともに、パワー半導体３１１に接続されている。これにより、例えば、図１（Ａ）に示す回路を構成することができる。   On the back side of the circuit board 20, the power semiconductor 311 is mounted on the conductor pattern 21. The resistance element 50 </ b> A is connected to the conductor pattern 22 and to the power semiconductor 311. Thus, for example, the circuit illustrated in FIG. 1A can be configured.

抵抗素子５０Ａは、主板５１Ａおよび脚部５２Ａ１，５２Ａ２，５２Ａ１’，５２Ａ２’を備える。主板５１Ａは所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２Ａ１，５２Ａ１’は、主板５１Ａを平面視した第１端辺に配置されている。脚部５２Ａ１，５２Ａ１’は、第１端辺に沿って間隔を置いて配置されている。脚部５２Ａ２，５２Ａ２’は、主板５１Ａを平面視した第２端辺（第１端辺と対向する辺）に配置されている。脚部５２Ａ２，５２Ａ２’は、第２端辺に沿って間隔を置いて配置されている。第１、第２端辺に沿った方向における脚部５２Ａ１，５２Ａ２の配置位置は同じであり、脚部５２Ａ１’，５２Ａ２’の配置位置は同じである。   The resistance element 50A includes a main plate 51A and legs 52A1, 52A2, 52A1 ', 52A2'. The main plate 51A is a flat plate having a predetermined area (an area determined based on heat dissipation efficiency). The leg portions 52A1 and 52A1 'are disposed on the first end side of the main plate 51A in plan view. The leg portions 52A1 and 52A1 'are arranged at intervals along the first end side. The leg portions 52A2 and 52A2 'are disposed on the second end side (side facing the first end side) of the main plate 51A in plan view. The leg portions 52A2 and 52A2 'are arranged at intervals along the second end side. The arrangement positions of the leg portions 52A1 and 52A2 in the direction along the first and second end sides are the same, and the arrangement positions of the leg portions 52A1 'and 52A2' are the same.

脚部５２Ａ１，５２Ａ２，５２Ａ１’，５２Ａ２’は、主体５１Ａと一体に形成されている。脚部５２Ａ１，５２Ａ２，５２Ａ１’，５２Ａ２’は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０Ａは、橋脚形状である。   The leg portions 52A1, 52A2, 52A1 ', 52A2' are formed integrally with the main body 51A. The leg portions 52A1, 52A2, 52A1 ', 52A2' have a shape obtained by bending or bending a flat plate. Thereby, the resistance element 50A has a pier shape.

脚部５２Ａ１は、導体パターン２２に当接して接合されている。また、脚部５２Ａ１’，５２Ａ２’は、回路基板２０の裏面に形成された導体パターン（図示せず）に当接して接合されている。   The leg 52A1 is in contact with and joined to the conductor pattern 22. The leg portions 52A1 'and 52A2' are in contact with and joined to a conductor pattern (not shown) formed on the back surface of the circuit board 20.

脚部５２Ａ２は、パワー半導体３１１の表面（回路基板２０に実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ａが橋脚形状であるので、主に脚部５２Ａ２の弾性によって、脚部５２Ａ２には、パワー半導体３１１の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ａ２は、パワー半導体３１１の表面に確実に当接し、脚部５２Ａ２とパワー半導体３１１は電気的に導通する。また、脚部５２Ａ２によってパワー半導体３１１を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ａでパワー半導体３１１を回路基板２０にクリップボンディングしている。   The leg 52A2 is in contact with the surface of the power semiconductor 311 (the surface opposite to the surface mounted on the circuit board 20). Here, since the resistance element 50A has a bridge pier shape, an urging force is generated in the leg portion 52A2 in the direction of pushing the surface of the power semiconductor 311 mainly by the elasticity of the leg portion 52A2. Thereby, leg part 52A2 contact | abuts reliably on the surface of power semiconductor 311, and leg part 52A2 and power semiconductor 311 are electrically connected. Further, the power semiconductor 311 can be held by the leg 52A2. That is, by using this configuration, the power semiconductor 311 is clip-bonded to the circuit board 20 by the resistance element 50A.

パッケージ樹脂６０は、パワー半導体３１１、制御用ＩＣ３２、および抵抗素子５０Ａが実装される回路基板２０の全体を覆うようにモールドしている（図５（Ａ）参照）。 この際、図５（Ａ）に示すように、パッケージ樹脂６０の裏面６０１には、抵抗素子５０Ａの主体５１Ａの一方面が露出している。   The package resin 60 is molded so as to cover the entire circuit board 20 on which the power semiconductor 311, the control IC 32, and the resistance element 50 </ b> A are mounted (see FIG. 5A). At this time, as shown in FIG. 5A, one surface of the main body 51A of the resistance element 50A is exposed on the back surface 601 of the package resin 60.

このような構成からなるパッケージ素子１０を駆動させると、パワー半導体３１１が発熱する。また、抵抗素子５０Ａも流れる電流と自身の抵抗によって発熱する。ここで、上述のように、抵抗素子５０Ａの主体５１Ａがパッケージ樹脂６０の裏面６０１から外部に露出していることにより、抵抗素子５０Ａで発した熱は、この露出部から外部に放射される。これにより、抵抗素子５０Ａは放熱される。   When the package element 10 having such a configuration is driven, the power semiconductor 311 generates heat. The resistance element 50A also generates heat due to the flowing current and its own resistance. Here, as described above, since the main body 51A of the resistance element 50A is exposed to the outside from the back surface 601 of the package resin 60, the heat generated by the resistance element 50A is radiated to the outside from the exposed portion. Thereby, the resistance element 50A is dissipated.

また、抵抗素子５０Ａは、脚部５２Ａ２によってパワー半導体３１１に直接当接している。したがって、パワー半導体３１１で発した熱は、直接に抵抗素子５０Ａに伝導される。そして、この伝導された熱は、この露出部から外部に放射される。これにより、パワー半導体３１１も放熱される。   Further, the resistance element 50A is in direct contact with the power semiconductor 311 by the leg portion 52A2. Therefore, the heat generated by the power semiconductor 311 is directly conducted to the resistance element 50A. The conducted heat is radiated to the outside from the exposed portion. Thereby, the power semiconductor 311 is also radiated.

このように、抵抗素子５０Ａは、パワー半導体３１１の電流検出用の抵抗素子として機能するとともに、パワー半導体３１１および抵抗素子５０Ａ自身の放熱部材としても機能する。   Thus, the resistance element 50A functions as a resistance element for current detection of the power semiconductor 311 and also functions as a heat dissipation member for the power semiconductor 311 and the resistance element 50A itself.

したがって、本実施形態の構成を用いることによって、放熱部材を別途設けることなく、パワー半導体３１１および抵抗素子５０Ａを放熱することができる。これにより、放熱効率が高く小型のパッケージ素子１０を実現することができる。   Therefore, by using the configuration of the present embodiment, the power semiconductor 311 and the resistance element 50A can be radiated without providing a heat radiating member separately. Thereby, the small package element 10 with high heat dissipation efficiency can be realized.

また、抵抗素子５０Ａは、パワー半導体３１１を回路基板２０に実装する実装用部材としても機能する。したがって、別途パワー半導体３１１の実装用部材を設けなくてもよい。これにより、パッケージ素子１０Ａの構成要素を低減し、より小型化が可能になる。また、パワー半導体３１１の実装状態の信頼性を向上させることができる。   The resistance element 50 </ b> A also functions as a mounting member for mounting the power semiconductor 311 on the circuit board 20. Therefore, a separate member for mounting the power semiconductor 311 may not be provided. As a result, the components of the package element 10A can be reduced, and the size can be further reduced. Further, the reliability of the mounted state of the power semiconductor 311 can be improved.

さらに、図５（Ｂ）に示すように、パワー半導体３１１と抵抗素子５０Ａは、平面視して重なっている。これにより、パワー半導体３１１と、放熱部材である抵抗素子５０Ａの配置面積を小さくできる。したがって、パッケージ素子１０Ａをさらに小型化することができる。また、パワー半導体３１１と抵抗素子５０Ａが平面視して重なっていることによって、パワー半導体３１１と抵抗素子５０Ａとの熱伝導の距離を短くでき、さらに放熱効率を向上させることができる。   Further, as shown in FIG. 5B, the power semiconductor 311 and the resistance element 50A overlap in plan view. Thereby, the arrangement area of the power semiconductor 311 and the resistance element 50A which is a heat dissipation member can be reduced. Therefore, the package element 10A can be further reduced in size. Further, since the power semiconductor 311 and the resistance element 50A overlap in plan view, the distance of heat conduction between the power semiconductor 311 and the resistance element 50A can be shortened, and the heat dissipation efficiency can be further improved.

なお、抵抗素子５０Ａは、主板５１Ａにおける脚部５２Ａ１，５２Ａ２に接続する第１の部分と、脚部５２Ａ１’，５２Ａ２’に接続する第２の部分との間に幅の狭い中継部を有する。この部分は、第１、第２の部分と同じ幅であってもよい。ただし、抵抗素子５０Ａに示すように、中継部の幅を狭くすることによって、当該中継部に電流検出用の抵抗としての機能を持たせる構成とすることができる。   The resistance element 50A has a narrow relay portion between the first portion connected to the leg portions 52A1 and 52A2 of the main plate 51A and the second portion connected to the leg portions 52A1 'and 52A2'. This portion may be the same width as the first and second portions. However, as shown in the resistance element 50A, by reducing the width of the relay portion, the relay portion can be configured to have a function as a current detection resistor.

（第３実施形態）
図６は、本発明の実施形態に係るパワー半導体のパッケージ素子の第３実施形態の構成を示す図である。図６（Ａ）は、第３実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図６（Ｂ）は、第３実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。なお、第３実施形態では、第２実施形態と基本的な構成および材料が同じものに関しては、同じ記号を付して、適宜説明は省略する。(Third embodiment)
FIG. 6 is a diagram showing a configuration of a third embodiment of the power semiconductor package element according to the embodiment of the present invention. FIG. 6A is a side cross-sectional view showing the component arrangement in the package element according to the third embodiment. FIG. 6B is a plan sectional view of the back side of the circuit board showing the component arrangement in the package element according to the third embodiment. Note that in the third embodiment, components having the same basic configuration and materials as those in the second embodiment are denoted by the same reference numerals, and description thereof is omitted as appropriate.

第３実施形態に係るパッケージ素子１０Ｂは、第２実施形態に係るパッケージ素子１０Ａに対して、パワー半導体３１２が追加された点で異なる。また、パワー半導体３１２の追加によって、抵抗素子５０Ｂの形状が抵抗素子５０Ａと異なる。   The package element 10B according to the third embodiment is different from the package element 10A according to the second embodiment in that a power semiconductor 312 is added. In addition, due to the addition of the power semiconductor 312, the shape of the resistance element 50B differs from that of the resistance element 50A.

パワー半導体３１２は、パワー半導体３１１とともに、回路基板２０の裏面側に実装されている。パワー半導体３１１は、回路基板２０の裏面の導体パターン２１１に実装されている。パワー半導体３１２は、回路基板２０の裏面の導体パターン２１２に実装されている。   The power semiconductor 312 is mounted on the back side of the circuit board 20 together with the power semiconductor 311. The power semiconductor 311 is mounted on the conductor pattern 211 on the back surface of the circuit board 20. The power semiconductor 312 is mounted on the conductor pattern 212 on the back surface of the circuit board 20.

抵抗素子５０Ｂは、主板５１Ｂおよび脚部５２Ｂ１，５２Ｂ２，５２Ｂ１’，５２Ｂ２’を備える。主板５１Ｂは所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２Ｂ１，５２Ｂ１’は、主板５１Ｂを平面視した第１端辺に配置されている。脚部５２Ｂ１，５２Ｂ１’は、第１端辺に沿って間隔を置いて配置されている。脚部５２Ｂ２，５２Ｂ２’は、主板５１Ｂを平面視した第２端辺（第１端辺と対向する辺）に配置されている。脚部５２Ｂ２，５２Ｂ２’は、第２端辺に沿って間隔を置いて配置されている。第１、第２端辺に沿った方向における脚部５２Ｂ１，５２Ｂ２の配置位置は同じであり、脚部５２Ｂ１’，５２Ｂ２’の配置位置は同じである。   The resistance element 50B includes a main plate 51B and legs 52B1, 52B2, 52B1 ', 52B2'. The main plate 51B is a flat plate having a predetermined area (an area determined based on the heat dissipation efficiency). The leg portions 52B1 and 52B1 'are disposed on the first end side of the main plate 51B in plan view. The leg portions 52B1 and 52B1 'are arranged at intervals along the first end side. The leg portions 52B2 and 52B2 'are arranged on the second end side (side facing the first end side) of the main plate 51B in plan view. The leg portions 52B2 and 52B2 'are arranged at intervals along the second end side. The arrangement positions of the leg portions 52B1 and 52B2 in the direction along the first and second end sides are the same, and the arrangement positions of the leg portions 52B1 'and 52B2' are the same.

脚部５２Ｂ１，５２Ｂ２，５２Ｂ１’，５２Ｂ２’は、主体５１Ｂと一体に形成されている。脚部５２Ｂ１，５２Ｂ２，５２Ｂ１’，５２Ｂ２’は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０Ｂは、橋脚形状である。   The leg portions 52B1, 52B2, 52B1 ', 52B2' are formed integrally with the main body 51B. The leg portions 52B1, 52B2, 52B1 ', 52B2' have a shape obtained by bending or bending a flat plate. Thereby, resistance element 50B is a pier shape.

脚部５２Ｂ１’，５２Ｂ２’は、回路基板２０の裏面に形成された導体パターン（図示せず）に当接して接合されている。   The leg portions 52B1 'and 52B2' are in contact with and joined to a conductor pattern (not shown) formed on the back surface of the circuit board 20.

脚部５２Ｂ１は、パワー半導体３１１の表面（回路基板２０に実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｂが橋脚形状であるので、主に脚部５２Ｂ１の弾性によって、脚部５２Ｂ１には、パワー半導体３１１の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｂ１は、パワー半導体３１１の表面に確実に当接し、脚部５２Ｂ１とパワー半導体３１１は電気的に導通する。また、脚部５２Ｂ１によってパワー半導体３１１を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｂでパワー半導体３１１を回路基板２０にクリップボンディングしている。   The leg 52B1 is in contact with the surface of the power semiconductor 311 (the surface opposite to the surface mounted on the circuit board 20). Here, since the resistance element 50B has a bridge pier shape, an urging force is generated in the leg 52B1 in the direction in which the surface of the power semiconductor 311 is pushed mainly by the elasticity of the leg 52B1. Thereby, leg part 52B1 contact | abuts reliably on the surface of power semiconductor 311, and leg part 52B1 and power semiconductor 311 are electrically connected. Further, the power semiconductor 311 can be held by the leg portion 52B1. That is, by using this configuration, the power semiconductor 311 is clip-bonded to the circuit board 20 by the resistance element 50B.

脚部５２Ｂ２は、パワー半導体３１２の表面（回路基板２０に実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｂが橋脚形状であるので、主に脚部５２Ｂ２の弾性によって、脚部５２Ｂ２には、パワー半導体３１２の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｂ２は、パワー半導体３１２の表面に確実に当接し、脚部５２Ｂ２とパワー半導体３１２は電気的に導通する。また、脚部５２Ｂ２によってパワー半導体３１２を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｂでパワー半導体３１２を回路基板２０にクリップボンディングしている。   Leg portion 52B2 is in contact with the surface of power semiconductor 312 (the surface opposite to the surface mounted on circuit board 20). Here, since the resistance element 50B has a bridge pier shape, an urging force is generated in the leg 52B2 in the direction of pushing the surface of the power semiconductor 312 mainly due to the elasticity of the leg 52B2. Thereby, leg part 52B2 contact | abuts reliably on the surface of power semiconductor 312, and leg part 52B2 and power semiconductor 312 are electrically connected. Further, the power semiconductor 312 can be held by the leg portion 52B2. That is, by using this configuration, the power semiconductor 312 is clip-bonded to the circuit board 20 by the resistance element 50B.

このような構成を用いることによって、例えば、図１（Ｂ）、図１（Ｃ）に示す回路を構成することができる。そして、このような構成を用いることによって、第２実施形態と同様に、放熱性能および信頼性が高く、小型のパッケージ素子１０Ｂを実現することができる。   By using such a configuration, for example, the circuits illustrated in FIGS. 1B and 1C can be configured. By using such a configuration, it is possible to realize a small package element 10B having high heat dissipation performance and reliability as in the second embodiment.

（第４実施形態）
図７は、本発明の実施形態に係るパワー半導体のパッケージ素子の第４実施形態の構成を示す図である。図７（Ａ）は、第４実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図７（Ｂ）は、第４実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。なお、第４実施形態では、第１実施形態と基本的な構成および材料が同じものに関しては、同じ記号を付して、適宜説明は省略する。(Fourth embodiment)
FIG. 7 is a diagram showing a configuration of a fourth embodiment of the power semiconductor package element according to the embodiment of the present invention. FIG. 7A is a side cross-sectional view showing component arrangement in the package element according to the fourth embodiment. FIG. 7B is a plan sectional view of the back side of the circuit board showing the component arrangement in the package element according to the fourth embodiment. Note that in the fourth embodiment, components having the same basic configuration and material as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted as appropriate.

パワー半導体のパッケージ素子１０Ｃは、回路基板２０Ｃ、パワー半導体３１１，３１２、制御用ＩＣ３２、リードフレーム４０，４０Ｃ、電流検出用の抵抗素子５０Ｃ、および、パッケージ樹脂６０を備える。   The power semiconductor package element 10 </ b> C includes a circuit board 20 </ b> C, power semiconductors 311 and 312, a control IC 32, lead frames 40 and 40 </ b> C, a current detection resistor element 50 </ b> C, and a package resin 60.

パワー半導体３１１，３１２は、例えば、パワーＭＯＳＦＥＴであり、ベアチップの形態である。回路基板２０Ｃは、絶縁性基板を備える。絶縁性基板の表面には、所定の回路を形成する導体パターン２４が形成されている。制御用ＩＣ３２は、回路基板２０Ｃの表面に形成された導体パターン（図示せず）に実装されている。回路基板２０Ｃの裏面には金属板７０が当接している。この金属板７０が本発明の第２放熱部材に相当する。したがって、金属板７０は、熱伝導率の高い材料であればよい。   The power semiconductors 311 and 312 are, for example, power MOSFETs and are in the form of bare chips. The circuit board 20C includes an insulating substrate. A conductor pattern 24 that forms a predetermined circuit is formed on the surface of the insulating substrate. The control IC 32 is mounted on a conductor pattern (not shown) formed on the surface of the circuit board 20C. A metal plate 70 is in contact with the back surface of the circuit board 20C. The metal plate 70 corresponds to the second heat radiating member of the present invention. Therefore, the metal plate 70 should just be a material with high heat conductivity.

リードフレーム４０，４０Ｃは、パッケージ素子１０Ｃの仕様に応じた個数および形状によって形成されている。リードフレーム４０，４０Ｃは導電率の高い金属によって形成されている。   The lead frames 40, 40C are formed with the number and shape according to the specifications of the package element 10C. The lead frames 40 and 40C are made of a metal having high conductivity.

リードフレーム４０は、パッケージ素子１０Ｃの回路に基づいて、回路基板２０Ｃの所定の導体パターンに対して、導電性ワイヤ４１、または、はんだ（図示せず）によって接続されている。   The lead frame 40 is connected to a predetermined conductor pattern of the circuit board 20C by a conductive wire 41 or solder (not shown) based on the circuit of the package element 10C.

リードフレーム４０Ｃは、リードフレーム４０よりも幅広の形状である。リードフレーム４０Ｃの端部は、パワー半導体３１１，３１２が実装可能な面積で形成されている。リードフレーム４０Ｃは、回路基板２０Ｃの表面の導体パターン２４にはんだによって接続されている。   The lead frame 40C is wider than the lead frame 40. The end portion of the lead frame 40C is formed with an area where the power semiconductors 311 and 312 can be mounted. The lead frame 40C is connected to the conductor pattern 24 on the surface of the circuit board 20C by solder.

パワー半導体３１１，３１２は、それぞれ別のリードフレーム４０Ｃに実装されている。   The power semiconductors 311 and 312 are mounted on separate lead frames 40C.

抵抗素子５０Ｃは、パワー半導体３１１，３１２、リードフレーム４０に接続されている。これにより、例えば、図１（Ｂ）に示す回路、図１（Ｃ）に示す回路を構成することができる。また、図１（Ａ）に示す回路を２つ備える回路を構成することができる。   The resistance element 50 </ b> C is connected to the power semiconductors 311 and 312 and the lead frame 40. Thus, for example, the circuit shown in FIG. 1B and the circuit shown in FIG. 1C can be formed. A circuit including two circuits illustrated in FIG. 1A can be formed.

抵抗素子５０Ｃは、主板５１Ｃおよび脚部５２Ｃ１，５２Ｃ２，５２Ｃ１’，５２Ｃ２’を備える。主板５１Ｃは所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２Ｃ１，５２Ｃ１’は、主板５１Ｃを平面視した第１端辺に配置されている。脚部５２Ｃ１，５２Ｃ１’は、第１端辺に沿って間隔を置いて配置されている。脚部５２Ｃ２，５２Ｃ２’は、主板５１Ｃを平面視した第２端辺（第１端辺と対向する辺）に配置されている。脚部５２Ｃ２，５２Ｃ２’は、第２端辺に沿って間隔を置いて配置されている。第１、第２端辺に沿った方向における脚部５２Ｃ１，５２Ｃ２の配置位置は同じであり、脚部５２Ｃ１’，５２Ｃ２’の配置位置は同じである。   The resistance element 50C includes a main plate 51C and legs 52C1, 52C2, 52C1 ', 52C2'. The main plate 51C is a flat plate having a predetermined area (an area determined based on the heat dissipation efficiency). The leg portions 52C1 and 52C1 'are disposed on the first end side of the main plate 51C in plan view. The leg portions 52C1 and 52C1 'are arranged at intervals along the first end side. The leg portions 52C2 and 52C2 'are disposed on the second end side (side facing the first end side) of the main plate 51C in plan view. The leg portions 52C2 and 52C2 'are arranged at intervals along the second end side. The arrangement positions of the leg portions 52C1 and 52C2 in the direction along the first and second end sides are the same, and the arrangement positions of the leg portions 52C1 'and 52C2' are the same.

脚部５２Ｃ１，５２Ｃ２，５２Ｃ１’，５２Ｃ２’は、主体５１Ｃと一体に形成されている。脚部５２Ｃ１，５２Ｃ２，５２Ｃ１’，５２Ｃ２’は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０Ｃは、橋脚形状である。   The leg portions 52C1, 52C2, 52C1 ', 52C2' are formed integrally with the main body 51C. The leg portions 52C1, 52C2, 52C1 ', 52C2' have a shape obtained by bending or bending a flat plate. Accordingly, the resistance element 50C has a pier shape.

脚部５２Ｃ１’，５２Ｃ２’は、それぞれ別のリードフレーム４０に当接して接合されている。   The leg portions 52C1 'and 52C2' are in contact with and joined to different lead frames 40, respectively.

脚部５２Ｃ１は、パワー半導体３１１の表面（リードフレーム４０Ｃに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｃが橋脚形状であるので、主に脚部５２Ｃ１の弾性によって、脚部５２Ｃ１には、パワー半導体３１１の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｃ１は、パワー半導体３１１の表面に確実に当接し、脚部５２Ｃ１とパワー半導体３１１は電気的に導通する。また、脚部５２Ｃ１によってパワー半導体３１１を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｃでパワー半導体３１１をリードフレーム４０Ｃにクリップボンディングしている。   The leg 52C1 is in contact with the surface of the power semiconductor 311 (the surface opposite to the surface mounted on the lead frame 40C). Here, since the resistance element 50C has a bridge pier shape, an urging force is generated in the leg 52C1 in the direction of pushing the surface of the power semiconductor 311 mainly due to the elasticity of the leg 52C1. Thereby, the leg part 52C1 reliably contacts the surface of the power semiconductor 311 and the leg part 52C1 and the power semiconductor 311 are electrically connected. The power semiconductor 311 can be held by the leg 52C1. That is, by using this configuration, the power semiconductor 311 is clip-bonded to the lead frame 40C by the resistance element 50C.

脚部５２Ｃ２は、パワー半導体３１２の表面（リードフレーム４０Ｃに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｃが橋脚形状であるので、主に脚部５２Ｃ２の弾性によって、脚部５２Ｃ２には、パワー半導体３１２の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｃ２は、パワー半導体３１２の表面に確実に当接し、脚部５２Ｃ２とパワー半導体３１２は電気的に導通する。また、脚部５２Ｃ２によってパワー半導体３１２を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｃでパワー半導体３１２をリードフレーム４０Ｃにクリップボンディングしている。   The leg 52C2 is in contact with the surface of the power semiconductor 312 (the surface opposite to the surface mounted on the lead frame 40C). Here, since the resistance element 50C has a bridge pier shape, an urging force is generated in the leg 52C2 in the direction of pushing the surface of the power semiconductor 312 mainly due to the elasticity of the leg 52C2. Thereby, the leg part 52C2 reliably contacts the surface of the power semiconductor 312 and the leg part 52C2 and the power semiconductor 312 are electrically connected. Further, the power semiconductor 312 can be held by the leg 52C2. That is, by using this configuration, the power semiconductor 312 is clip-bonded to the lead frame 40C by the resistance element 50C.

パッケージ樹脂６０は、パワー半導体３１１，３１２、制御用ＩＣ３２、および抵抗素子５０Ｃ、回路基板２０Ｃの全体を覆うようにモールドしている（図６参照）。この際、パッケージ樹脂６０は、リードフレーム４０，４０Ｃにおける回路基板２０Ｃ側の端部を所定長で内包するように形成されている。   The package resin 60 is molded so as to cover the power semiconductors 311 and 312, the control IC 32, the resistance element 50 </ b> C, and the entire circuit board 20 </ b> C (see FIG. 6). At this time, the package resin 60 is formed so as to enclose the end portions of the lead frames 40 and 40C on the circuit board 20C side with a predetermined length.

ここで、図７（Ａ）に示すように、パッケージ樹脂６０の裏面６０１には、金属板７０の一方面が露出している。また、パッケージ樹脂６０の表面には、抵抗素子５０Ｃの主板５１Ｃの一方面が露出している。   Here, as shown in FIG. 7A, one surface of the metal plate 70 is exposed on the back surface 601 of the package resin 60. Further, one surface of the main plate 51C of the resistance element 50C is exposed on the surface of the package resin 60.

このような構成からなるパッケージ素子１０Ｃを駆動させると、パワー半導体３１１，３１２が発熱する。また、抵抗素子５０Ｃも流れる電流と自身の抵抗によって発熱する。ここで、上述のように、抵抗素子５０Ｃの主体５１Ｃがパッケージ樹脂６０の表面６０２から外部に露出していることにより、抵抗素子５０Ｃで発した熱は、この露出部から外部に放射される。これにより、抵抗素子５０Ｃは放熱される。   When the package element 10C having such a configuration is driven, the power semiconductors 311 and 312 generate heat. The resistance element 50C also generates heat due to the flowing current and its own resistance. Here, as described above, since the main body 51C of the resistance element 50C is exposed to the outside from the surface 602 of the package resin 60, the heat generated by the resistance element 50C is radiated to the outside from the exposed portion. Thereby, the resistance element 50C is dissipated.

また、抵抗素子５０Ｃは、パワー半導体３１１，３１２に接触している。したがって、パワー半導体３１１，３１２で発した熱は、抵抗素子５０Ｃに伝導され、抵抗素子５０Ｃの露出部から外部に放射される。これにより、パワー半導体３１１，３１２も放熱される。   Further, the resistance element 50C is in contact with the power semiconductors 311 and 312. Therefore, the heat generated by the power semiconductors 311 and 312 is conducted to the resistance element 50C and radiated to the outside from the exposed portion of the resistance element 50C. Thereby, the power semiconductors 311 and 312 are also radiated.

さらに、パワー半導体３１１，３１２で発生した熱は、リードフレーム４０Ｃ、導体パターン２４、回路基板２０Ｃを介して金属板７０に伝導される。金属板７０に伝導された熱は、金属板７０がパッケージ樹脂６０の裏面６０１から露出する部分から外部に放射される。このように、パワー半導体３１１，３１２は、この金属板７０を介する伝導経路によっても放熱される。   Further, the heat generated in the power semiconductors 311 and 312 is conducted to the metal plate 70 through the lead frame 40C, the conductor pattern 24, and the circuit board 20C. The heat conducted to the metal plate 70 is radiated to the outside from the portion where the metal plate 70 is exposed from the back surface 601 of the package resin 60. As described above, the power semiconductors 311 and 312 are also radiated by the conduction path via the metal plate 70.

また、さらに、パワー半導体３１１，３１２は、外部接続用端子であるリードフレーム４０Ｃに直接実装されている。したがって、パワー半導体３１１，３１２で発生した熱は、リードフレーム４０Ｃを介して外部へ放射される。この際、リードフレーム４０Ｃは、他のリードフレーム４０よりも幅が広いので、より効果的に放熱することができる。   Furthermore, the power semiconductors 311 and 312 are directly mounted on the lead frame 40C, which is an external connection terminal. Therefore, the heat generated in the power semiconductors 311 and 312 is radiated to the outside through the lead frame 40C. At this time, since the lead frame 40C is wider than the other lead frames 40, heat can be radiated more effectively.

以上のように、本実施形態の構成を用いることによって、上述の各実施形態と同様に、放熱性能および信頼性が高く、小型のパッケージ素子１０Ｃを実現することができる。   As described above, by using the configuration of the present embodiment, similarly to the above-described embodiments, a small package element 10 </ b> C having high heat dissipation performance and high reliability can be realized.

（第５実施形態）
図８は、本発明の実施形態に係るパワー半導体のパッケージ素子の第５実施形態の構成を示す図である。図８（Ａ）は、第５実施形態におけるパッケージ素子内の第１の部品配置を示す側面断面図である。図８（Ｂ）は、第５実施形態におけるパッケージ素子内の第２の部品配置を示す側面断面図である。(Fifth embodiment)
FIG. 8 is a diagram showing the configuration of the fifth embodiment of the power semiconductor package element according to the embodiment of the present invention. FIG. 8A is a side sectional view showing a first component arrangement in the package element according to the fifth embodiment. FIG. 8B is a side sectional view showing a second component arrangement in the package element according to the fifth embodiment.

図８（Ａ）に示すように、パッケージ素子１０Ｄは、第４実施形態に係るパッケージ素子１０Ｃに絶縁シート８０を追加した構成である。絶縁シート８０は、熱伝導性が高い。絶縁シート８０は、抵抗素子５０Ｃの主体５１Ｃがパッケージ樹脂６０の表面６０２から露出する部分を覆っている。   As shown in FIG. 8A, the package element 10D has a configuration in which an insulating sheet 80 is added to the package element 10C according to the fourth embodiment. The insulating sheet 80 has high thermal conductivity. The insulating sheet 80 covers a portion where the main body 51C of the resistance element 50C is exposed from the surface 602 of the package resin 60.

図８（Ｂ）に示すように、パッケージ素子１０Ｄ’は、第４の実施形態に係るパッケージ素子１０Ｃに対して、パッケージ樹脂６０Ｄの形状が異なる。パッケージ樹脂６０Ｄは、抵抗素子５０Ｃの全体を内包する形状からなる。この際。主体５１Ｄにおけるパッケージ樹脂６０Ｄの表面６０２側の膜厚は、できる限り薄いことが好ましい。   As shown in FIG. 8B, the package element 10D 'differs from the package element 10C according to the fourth embodiment in the shape of the package resin 60D. The package resin 60D has a shape that encloses the entire resistance element 50C. On this occasion. The film thickness on the surface 602 side of the package resin 60D in the main body 51D is preferably as thin as possible.

本実施形態に示すいずれかの構成を用いることによって、抵抗素子５０Ｃと外部回路との短絡を防止することができる。   By using any one of the configurations shown in the present embodiment, it is possible to prevent a short circuit between the resistance element 50C and the external circuit.

（第６実施形態）
図９は、本発明の実施形態に係るパワー半導体のパッケージ素子の第４実施形態の構成を示す図である。図９（Ａ）は、第６実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図９（Ｂ）は、第６実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。なお、第６実施形態では、第４実施形態と基本的な構成および材料が同じものに関しては、同じ記号を付して、適宜説明は省略する。(Sixth embodiment)
FIG. 9 is a diagram showing a configuration of a fourth embodiment of the power semiconductor package element according to the embodiment of the present invention. FIG. 9A is a side cross-sectional view showing component arrangement in the package element in the sixth embodiment. FIG. 9B is a plan sectional view of the back side of the circuit board showing the component arrangement in the package element according to the sixth embodiment. Note that in the sixth embodiment, elements having the same basic configuration and material as those in the fourth embodiment are denoted by the same reference numerals, and description thereof is omitted as appropriate.

パワー半導体のパッケージ素子１０Ｅは、回路基板２０Ｃ、パワー半導体３１１，３１２，３１３，３１４、リードフレーム４０，４０Ｅ、電流検出用の抵抗素子５０Ｅ、および、パッケージ樹脂６０を備える。なお、制御用ＩＣは、回路基板２０に実装されていてもよい。   The power semiconductor package element 10E includes a circuit board 20C, power semiconductors 311, 312, 313, and 314, lead frames 40 and 40E, a current detection resistor element 50E, and a package resin 60. The control IC may be mounted on the circuit board 20.

パワー半導体３１１，３１２，３１３，３１４は、例えば、パワーＭＯＳＦＥＴであり、ベアチップの形態である。回路基板２０Ｃは、絶縁性基板を備える。絶縁性基板の表面には、所定の回路を形成する導体パターン２４が形成されている。回路基板２０Ｃの裏面には金属板７０が当接している。この金属板７０が本発明の第２放熱部材に相当する。したがって、金属板７０は、熱伝導率の高い材料であればよい。   The power semiconductors 311, 312, 313, and 314 are, for example, power MOSFETs and are in the form of bare chips. The circuit board 20C includes an insulating substrate. A conductor pattern 24 that forms a predetermined circuit is formed on the surface of the insulating substrate. A metal plate 70 is in contact with the back surface of the circuit board 20C. The metal plate 70 corresponds to the second heat radiating member of the present invention. Therefore, the metal plate 70 should just be a material with high heat conductivity.

リードフレーム４０，４０Ｅは、パッケージ素子１０Ｅの仕様に応じた個数および形状によって形成されている。リードフレーム４０，４０Ｅは導電率の高い金属によって形成されている。   The lead frames 40 and 40E are formed with the number and shape according to the specifications of the package element 10E. The lead frames 40 and 40E are made of a metal having high conductivity.

リードフレーム４０は、パッケージ素子１０Ｅの回路に基づいて、回路基板２０Ｅの所定の導体パターンに対して、導電性ワイヤ４１、または、はんだ（図示せず）によって接続されている。   The lead frame 40 is connected to a predetermined conductor pattern of the circuit board 20E by a conductive wire 41 or solder (not shown) based on the circuit of the package element 10E.

リードフレーム４０Ｅは、リードフレーム４０よりも幅広の形状である。リードフレーム４０Ｅの端部は、パワー半導体３１１，３１３の２つ、またはパワー半導体３１２，３１４の２つが実装可能な面積で形成されている。リードフレーム４０Ｅは、回路基板２０Ｃの表面の導体パターン２４にはんだによって接続されている。   The lead frame 40E is wider than the lead frame 40. The end portion of the lead frame 40E is formed with an area where two of the power semiconductors 311 and 313 or two of the power semiconductors 312 and 314 can be mounted. The lead frame 40E is connected to the conductor pattern 24 on the surface of the circuit board 20C by solder.

パワー半導体３１１，３１３は、第１のリードフレーム４０Ｅに実装されている。パワー半導体３１２，３１４は、第２のリードフレーム４０Ｅに実装されている。   The power semiconductors 311 and 313 are mounted on the first lead frame 40E. The power semiconductors 312 and 314 are mounted on the second lead frame 40E.

抵抗素子５０Ｅは、パワー半導体３１１，３１２，３１３，３１４、リードフレーム４０に接続されている。これにより、例えば、図１（Ｄ）に示す回路を構成することができる。   The resistance element 50 </ b> E is connected to the power semiconductors 311, 312, 313, 314 and the lead frame 40. Thus, for example, the circuit illustrated in FIG. 1D can be configured.

抵抗素子５０Ｅは、主板５１Ｅおよび脚部５２Ｅ１，５２Ｅ２，５２Ｅ３，５２Ｅ４，５２Ｅ１’，５２Ｅ２’を備える。主板５１Ｅは所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２Ｅ１，５２Ｅ３，５２Ｅ１’は、主板５１Ｅを平面視した第１端辺に配置されている。脚部５２Ｅ１，５２Ｅ３，５２Ｅ１’は、第１端辺に沿って間隔を置いて配置されている。   The resistance element 50E includes a main plate 51E and legs 52E1, 52E2, 52E3, 52E4, 52E1 ', 52E2'. The main plate 51E is a flat plate having a predetermined area (an area determined based on the heat dissipation efficiency). The leg portions 52E1, 52E3, 52E1 'are disposed on the first end side of the main plate 51E in plan view. The leg portions 52E1, 52E3, 52E1 'are arranged at intervals along the first end side.

脚部５２Ｅ２，５２Ｅ４，５２Ｅ２’は、主板５１Ｅを平面視した第２端辺（第１端辺と対向する辺）に配置されている。脚部５２Ｅ２，５２Ｅ４，５２Ｅ２’は、第２端辺に沿って間隔を置いて配置されている。第１、第２端辺に沿った方向における脚部５２Ｅ１，５２Ｅ２の配置位置は同じであり、脚部５２Ｅ３，５２Ｅ４の配置位置は同じであり、脚部５２Ｅ１’，５２Ｅ２’の配置位置は同じである。   The leg portions 52E2, 52E4, 52E2 'are disposed on the second end side (side facing the first end side) of the main plate 51E in plan view. The leg portions 52E2, 52E4, 52E2 'are arranged at intervals along the second end side. The arrangement positions of the legs 52E1 and 52E2 in the direction along the first and second end sides are the same, the arrangement positions of the legs 52E3 and 52E4 are the same, and the arrangement positions of the legs 52E1 ′ and 52E2 ′ are the same. It is.

脚部５２Ｅ１，５２Ｅ２，５２Ｅ３，５２Ｅ４，５２Ｅ１’，５２Ｅ２’は、主体５１Ｅと一体に形成されている。脚部５２Ｅ１，５２Ｅ２，５２Ｅ３，５２Ｅ４，５２Ｅ１’，５２Ｅ２’は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０Ｅは、橋脚形状である。   The leg portions 52E1, 52E2, 52E3, 52E4, 52E1 ', 52E2' are formed integrally with the main body 51E. The leg portions 52E1, 52E2, 52E3, 52E4, 52E1 ', 52E2' have a shape obtained by bending or bending a flat plate. Accordingly, the resistance element 50E has a pier shape.

脚部５２Ｅ１’，５２Ｅ２’は、それぞれ別のリードフレーム４０に当接して接合されている。   The leg portions 52E1 'and 52E2' are in contact with and joined to different lead frames 40, respectively.

脚部５２Ｅ１は、パワー半導体３１１の表面（リードフレーム４０Ｅに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｅが橋脚形状であるので、主に脚部５２Ｅ１の弾性によって、脚部５２Ｅ１には、パワー半導体３１１の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｅ１は、パワー半導体３１１の表面に確実に当接し、脚部５２Ｅ１とパワー半導体３１１は電気的に導通する。また、脚部５２Ｅ１によってパワー半導体３１１を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｅでパワー半導体３１１をリードフレーム４０Ｅクリップボンディングしている。   The leg 52E1 is in contact with the surface of the power semiconductor 311 (the surface opposite to the surface mounted on the lead frame 40E). Here, since the resistance element 50E has a bridge pier shape, an urging force is generated in the leg portion 52E1 in the direction of pushing the surface of the power semiconductor 311 mainly due to the elasticity of the leg portion 52E1. Thereby, the leg part 52E1 reliably contacts the surface of the power semiconductor 311 and the leg part 52E1 and the power semiconductor 311 are electrically connected. Further, the power semiconductor 311 can be held by the leg 52E1. That is, by using this configuration, the power semiconductor 311 is clip-bonded to the lead frame 40E by the resistance element 50E.

脚部５２Ｅ２は、パワー半導体３１２の表面（リードフレーム４０Ｅに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｅが橋脚形状であるので、主に脚部５２Ｅ２の弾性によって、脚部５２Ｅ２には、パワー半導体３１２の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｅ２は、パワー半導体３１２の表面に確実に当接し、脚部５２Ｅ２とパワー半導体３１２は電気的に導通する。また、脚部５２Ｅ２によってパワー半導体３１２を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｅでパワー半導体３１２をリードフレーム４０Ｅにクリップボンディングしている。   The leg 52E2 is in contact with the surface of the power semiconductor 312 (the surface opposite to the surface mounted on the lead frame 40E). Here, since the resistance element 50E has a bridge pier shape, an urging force is generated in the leg portion 52E2 in the direction of pushing the surface of the power semiconductor 312 mainly due to the elasticity of the leg portion 52E2. Thereby, the leg part 52E2 reliably contacts the surface of the power semiconductor 312 and the leg part 52E2 and the power semiconductor 312 are electrically connected. Further, the power semiconductor 312 can be held by the leg 52E2. That is, by using this configuration, the power semiconductor 312 is clip-bonded to the lead frame 40E by the resistance element 50E.

脚部５２Ｅ３は、パワー半導体３１３の表面（リードフレーム４０Ｅに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｅが橋脚形状であるので、主に脚部５２Ｅ３の弾性によって、脚部５２Ｅ３には、パワー半導体３１３の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｅ３は、パワー半導体３１３の表面に確実に当接し、脚部５２Ｅ３とパワー半導体３１３は電気的に導通する。また、脚部５２Ｅ３によってパワー半導体３１３を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｅでパワー半導体３１３をリードフレーム４０Ｅクリップボンディングしている。   The leg 52E3 is in contact with the surface of the power semiconductor 313 (the surface opposite to the surface mounted on the lead frame 40E). Here, since the resistance element 50E has a bridge pier shape, an urging force is generated in the leg portion 52E3 in the direction of pushing the surface of the power semiconductor 313 mainly due to the elasticity of the leg portion 52E3. Thereby, the leg part 52E3 reliably contacts the surface of the power semiconductor 313, and the leg part 52E3 and the power semiconductor 313 are electrically connected. Further, the power semiconductor 313 can be held by the leg 52E3. That is, by using this configuration, the power semiconductor 313 is clip-bonded to the lead frame 40E by the resistance element 50E.

脚部５２Ｅ４は、パワー半導体３１４の表面（リードフレーム４０Ｅに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｅが橋脚形状であるので、主に脚部５２Ｅ４の弾性によって、脚部５２Ｅ４には、パワー半導体３１４の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｅ４は、パワー半導体３１４の表面に確実に当接し、脚部５２Ｅ４とパワー半導体３１４は電気的に導通する。また、脚部５２Ｅ４によってパワー半導体３１４を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｅでパワー半導体３１４をリードフレーム４０Ｅクリップボンディングしている。   The leg 52E4 is in contact with the surface of the power semiconductor 314 (the surface opposite to the surface mounted on the lead frame 40E). Here, since the resistance element 50E has a bridge pier shape, a biasing force is generated in the leg 52E4 in the direction of pushing the surface of the power semiconductor 314 mainly due to the elasticity of the leg 52E4. Thereby, the leg part 52E4 reliably contacts the surface of the power semiconductor 314, and the leg part 52E4 and the power semiconductor 314 are electrically connected. Further, the power semiconductor 314 can be held by the leg 52E4. That is, by using this configuration, the power semiconductor 314 is clip-bonded to the lead frame 40E by the resistance element 50E.

パッケージ樹脂６０は、パワー半導体３１１，３１２，３１３，３１４、および抵抗素子５０Ｅ、回路基板２０Ｃの全体を覆うようにモールドしている（図９参照）。この際、パッケージ樹脂６０は、リードフレーム４０，４０Ｅにおける回路基板２０Ｅ側の端部を所定長で内包するように形成されている。   The package resin 60 is molded so as to cover the power semiconductors 311, 312, 313, 314, the resistance element 50E, and the entire circuit board 20C (see FIG. 9). At this time, the package resin 60 is formed so as to enclose the end portions of the lead frames 40 and 40E on the circuit board 20E side with a predetermined length.

ここで、図９（Ａ）に示すように、パッケージ樹脂６０の裏面６０１には、金属板７０の一方面が露出している。また、パッケージ樹脂６０の表面には、抵抗素子５０Ｅの主板５１Ｅの一方面が露出している。   Here, as shown in FIG. 9A, one surface of the metal plate 70 is exposed on the back surface 601 of the package resin 60. Further, one surface of the main plate 51E of the resistance element 50E is exposed on the surface of the package resin 60.

このような構成からなるパッケージ素子１０Ｅを駆動させると、パワー半導体３１１，３１２，３１３，３１４が発熱する。また、抵抗素子５０Ｅも流れる電流と自身の抵抗によって発熱する。ここで、上述のように、抵抗素子５０Ｅの主体５１Ｅがパッケージ樹脂６０の表面６０２から外部に露出していることにより、抵抗素子５０Ｅで発した熱は、この露出部から外部に放射される。これにより、抵抗素子５０Ｅは放熱される。   When the package element 10E having such a configuration is driven, the power semiconductors 311, 312, 313, and 314 generate heat. The resistance element 50E also generates heat due to the flowing current and its own resistance. Here, as described above, since the main body 51E of the resistance element 50E is exposed to the outside from the surface 602 of the package resin 60, the heat generated by the resistance element 50E is radiated to the outside from the exposed portion. Thereby, the resistance element 50E is dissipated.

また、抵抗素子５０Ｅは、パワー半導体３１１，３１２，３１３，３１４に接触している。したがって、パワー半導体３１１，３１２，３１３，３１４で発した熱は、抵抗素子５０Ｅに伝導され、抵抗素子５０Ｅの露出部から外部に放射される。これにより、パワー半導体３１１，３１２，３１３，３１４も放熱される。   The resistance element 50E is in contact with the power semiconductors 311, 312, 313, and 314. Therefore, the heat generated by the power semiconductors 311, 312, 313, and 314 is conducted to the resistance element 50E and radiated to the outside from the exposed portion of the resistance element 50E. As a result, the power semiconductors 311, 312, 313, and 314 are also dissipated.

さらに、パワー半導体３１１，３１２，３１３，３１４で発生した熱は、リードフレーム４０Ｅ、導体パターン２４、回路基板２０Ｃを介して金属板７０に伝導される。金属板７０に伝導された熱は、金属板７０がパッケージ樹脂６０の裏面６０１から露出する部分から外部に放射される。このように、パワー半導体３１１，３１２，３１３，３１４は、この金属板７０を介する伝導経路によっても放熱される。   Further, the heat generated in the power semiconductors 311, 312, 313, and 314 is conducted to the metal plate 70 through the lead frame 40E, the conductor pattern 24, and the circuit board 20C. The heat conducted to the metal plate 70 is radiated to the outside from the portion where the metal plate 70 is exposed from the back surface 601 of the package resin 60. As described above, the power semiconductors 311, 312, 313, and 314 are also dissipated by the conduction path through the metal plate 70.

また、さらに、パワー半導体３１１，３１２，３１３，３１４は、外部接続用端子であるリードフレーム４０Ｅに直接実装されている。したがって、パワー半導体３１１，３１２，３１３，３１４で発生した熱は、リードフレーム４０Ｅを介して外部へ放射される。この際、リードフレーム４０Ｅは、他のリードフレーム４０よりも幅が広いので、より効果的に放熱することができる。   Furthermore, the power semiconductors 311, 312, 313, and 314 are directly mounted on the lead frame 40 </ b> E that is an external connection terminal. Therefore, the heat generated in the power semiconductors 311, 312, 313, and 314 is radiated to the outside through the lead frame 40E. At this time, since the lead frame 40E is wider than the other lead frames 40, heat can be radiated more effectively.

以上のように、本実施形態の構成を用いることによって、上述の各実施形態と同様に、放熱性能および信頼性が高く、小型のパッケージ素子１０Ｅを実現することができる。   As described above, by using the configuration of the present embodiment, a small package element 10E having high heat dissipation performance and high reliability can be realized as in the above-described embodiments.

１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ：パッケージ素子
２０，２０Ｃ，２０Ｅ：回路基板
２１，２２，２３，２４：導体パターン
３２：制御用ＩＣ
４０，４０Ｃ，４０Ｅ：リードフレーム
４１，４２：導電性ワイヤ
５０，５０Ａ，５０Ｂ，５０Ｃ，５０Ｅ：抵抗素子
５１，５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅ：主体
５２，５２Ａ１，５２Ａ２，５２Ａ１’，５２Ａ２’，５２Ｂ１，５２Ｂ２，５２Ｂ１’，５２Ｂ２’，５２Ｃ１，５２Ｃ２，５２Ｃ１’，５２Ｃ２’，５２Ｅ１，５２Ｅ２，５２Ｅ３，５２Ｅ４，５２Ｅ１’，５２Ｅ２’：脚部
６０，６０Ｄ：パッケージ樹脂
７０：金属板
８０：絶縁シート
２０１：導電性ビア
２１１，２１２：導体パターン
３１１，３１２，３１３，３１４：パワー半導体
５０１，５０２：抵抗素子
６０１：裏面
６０２：表面10, 10A, 10B, 10C, 10D, 10E: Package elements 20, 20C, 20E: Circuit boards 21, 22, 23, 24: Conductor pattern 32: Control IC
40, 40C, 40E: lead frames 41, 42: conductive wires 50, 50A, 50B, 50C, 50E: resistance elements 51, 51A, 51B, 51C, 51D, 51E: main bodies 52, 52A1, 52A2, 52A1 ′, 52A2 ', 52B1, 52B2, 52B1', 52B2 ', 52C1, 52C2, 52C1', 52C2 ', 52E1, 52E2, 52E3, 52E4, 52E1', 52E2 ': Legs 60, 60D: Package resin 70: Metal plate 80: Insulating sheet 201: Conductive vias 211, 212: Conductive patterns 311, 312, 313, 314: Power semiconductors 501, 502: Resistance element 601: Back surface 602: Front surface

Claims (6)

パワー半導体と、
前記パワー半導体の電流を検出するために設けられた電流検出用の抵抗素子と、
前記パワー半導体および前記電流検出用の抵抗素子をモールドして１つのパッケージとするパッケージ樹脂と、を備え、
前記抵抗素子は、前記パワー半導体および前記抵抗素子から発する熱を放射する放熱部材である、
パワー半導体のパッケージ素子。Power semiconductors,
A resistance element for current detection provided for detecting the current of the power semiconductor;
A package resin that molds the power semiconductor and the current detection resistor element into a single package;
The resistance element is a heat dissipation member that radiates heat generated from the power semiconductor and the resistance element.
Power semiconductor package element. 前記パワー半導体が電気的に接続される回路基板を備え、
前記放熱部材は、
前記パワー半導体を前記回路基板に実装する実装部材を兼ねている、
請求項１に記載のパワー半導体のパッケージ素子。A circuit board to which the power semiconductor is electrically connected;
The heat dissipation member is
Also serves as a mounting member for mounting the power semiconductor on the circuit board,
The power semiconductor package element according to claim 1. 前記回路基板における前記パワー半導体が配置される側の面と反対側の面に当接する放熱板を備える、
請求項２に記載のパワー半導体のパッケージ素子。A heat sink that contacts the surface opposite to the surface on which the power semiconductor is disposed in the circuit board;
The power semiconductor package element according to claim 2. 前記放熱部材は、前記パッケージ樹脂から露出している、
請求項１乃至請求項３のいずれかに記載のパワー半導体のパッケージ素子。The heat dissipation member is exposed from the package resin,
The power semiconductor package element according to any one of claims 1 to 3. 前記パワー半導体および前記放熱部材は、
パッケージ素子の外部接続用端子となるリードフレームに直接実装されている、
請求項１乃至請求項４のいずれかに記載のパワー半導体のパッケージ素子。The power semiconductor and the heat dissipation member are
It is directly mounted on the lead frame that is the external connection terminal of the package element.
The power semiconductor package element according to any one of claims 1 to 4. 前記放熱部材は、
主板と、前記主板の両端に接続する脚部とを備える橋脚形状である、
請求項１乃至請求項５のいずれかに記載のパワー半導体のパッケージ素子。The heat dissipation member is
A pier shape comprising a main plate and legs connected to both ends of the main plate,
The power semiconductor package element according to claim 1.
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