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JPWO2007122790A1 - 電界効果トランジスタ - Google Patents

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裕二 安藤
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康宏 岡本
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隆 井上
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一樹 大田
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康裕 村瀬
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尚孝 黒田
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Abstract

電界効果トランジスタ１００は、ヘテロ接合を含むＩＩＩ−Ｖ族窒化物半導体層構造、ＩＩＩ−Ｖ族窒化物半導体層構造上に離間して形成されたソース電極１０５およびドレイン電極１０６、ソース電極１０５とドレイン電極１０６との間に配置されたゲート電極１１０、および、ゲート電極１１０とドレイン電極１０６との間の領域およびソース電極１０５とゲート電極１１０との間の領域において、ＩＩＩ−Ｖ族窒化物半導体層構造上に接して設けられた絶縁膜１０７を含む。ゲート電極１１０の一部が、ＩＩＩ−Ｖ族窒化物半導体層構造に埋設されており、ＩＩＩ−Ｖ族窒化物半導体層と絶縁膜１０７との界面のゲート電極側端部が、ゲート電極１１０から離隔している。

Description

本発明は、電界効果トランジスタに関する。
ＡｌＧａＮ／ＧａＮのヘテロ接合を有するＨＪＦＥＴ（ヘテロ接合電界効果トランジスタ）構造において、電流コラプス低減のため、ＳｉＮ膜を保護膜として使用する構造が報告されている。
非特許文献１には、ＡｌＧａＮ／ＧａＮ上にＳｉＮｘ膜を保護膜として用い、保護膜にゲート電極を埋め込んだ構造が報告されている。
図４は、同文献に記載の構造に対応する電界効果トランジスタの構成を示す断面図である。
図４に示した電界効果トランジスタ１０００においては、Ｓｉ基板１００１上に、ＡｌＮ核形成層１００２、（Ａｌ，Ｇａ）Ｎ緩衝層１００３、ＧａＮバッファ層１００４、ＡｌＧａＮバリア層１００５を成長し、ソース電極１００６、ドレイン電極１００７形成、素子間分離を行った後、ＳｉＮｘ絶縁膜１００８を形成し、ドライエッチングによりＳｉＮｘ絶縁膜の一部を開口し、ゲート電極１００９を埋め込むことで作製される。
J. W. Johnson他１５名、「Material,Process, and Device Development of GaN-Based HFETs on Silicon Substrates」、エレクトロケミカル・ソサイエティー・プロシーディング（ElectrochemicalSociety Proceedings）、２００４−０６、４０５
しかしながら、従来の電界効果トランジスタにおいては、ＳｉＮｘ／ＡｌＧａＮ界面には、ＡｌＧａＮのピエゾ効果の影響で、ＧａＡｓ等他のＩＩＩ−Ｖ族化合物半導体と比較して多数の界面順位が存在し、ゲート電極近傍までドレイン電極と同程度の電位となる。そのため、ＳｉＮｘ／ＡｌＧａＮ界面とゲート電極が一点に存在した部分において、ＡｌＧａＮ層を介したショットキ接触的ではなく、ＳｉＮｘ／ＡｌＧａＮ界面を介したリーク電流が発生し、ゲートリークの原因となる。
本発明によれば、
ヘテロ接合を含むＩＩＩ−Ｖ族窒化物半導体層構造と、
該ＩＩＩ−Ｖ族窒化物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と、
前記ゲート電極と前記ドレイン電極との間の領域または前記ソース電極と前記ゲート電極との間の領域において、前記ＩＩＩ−Ｖ族窒化物半導体層構造上に接して設けられた被覆層と、
を含み、
前記ゲート電極の一部が、前記ＩＩＩ−Ｖ族窒化物半導体層構造に埋設されており、
前記ＩＩＩ−Ｖ族窒化物半導体層と前記被覆層との界面のゲート電極側端部が、前記ゲート電極から離隔している、電界効果トランジスタが提供される。
本発明では、ゲート電極が、多数の界面順位が形成されているＩＩＩ−Ｖ族窒化物半導体層／被覆層界面と接触しなくなるため、この界面を介したリークパスがなくなり、ゲート電流がすべてショットキ電極−ＩＩＩ−Ｖ族窒化物半導体層構造を介したショットキ特性を示す。このため、ゲートリーク電流を低減することができ、高電圧動作、大出力動作が可能となる。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
以上説明したように本発明によれば、ＩＩＩ−Ｖ族窒化物半導体層と被覆層との界面のゲート電極側端部が、ゲート電極から離隔しているため、ゲートリーク電流を効果的に抑制できる。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
実施形態における半導体装置の構成を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 従来の半導体装置の構成を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本発明の実施の一形態を示す断面構造図である。
図１に示した電界効果トランジスタ１００は、ヘテロ接合を含むＩＩＩ−Ｖ族窒化物半導体層構造（バッファ層１０２、キャリア走行層１０３およびキャリア供給層１０４）を含む。ＩＩＩ−Ｖ族窒化物半導体層構造は、電子走行層（キャリア走行層１０３）と、キャリア走行層１０３上に接して設けられた電子供給層（キャリア供給層１０４）と、を含む。
当該ＩＩＩ−Ｖ族窒化物半導体層構造を構成するキャリア供給層１０４上に、ソース電極１０５およびドレイン電極１０６が離間して形成されている。
また、ソース電極１０５とドレイン電極１０６との間にゲート電極１１０が配置されている。ゲート電極１１０の一部は、ＩＩＩ−Ｖ族窒化物半導体層構造、具体的にキャリア供給層１０４中に埋設されている。
ゲート電極１１０とドレイン電極１０６との間の領域またはソース電極１０５とゲート電極１１０との間の領域において、ＩＩＩ−Ｖ族窒化物半導体層構造を構成するキャリア供給層１０４上に接して被覆層（絶縁膜１０７）が設けられている。本実施形態では、被覆層が一層の絶縁膜である場合を例に説明する。
なお、本実施形態および以降の実施形態では、ゲート電極１１０とドレイン電極１０６との間の領域およびソース電極１０５とゲート電極１１０との間の領域全体にわたって、キャリア供給層１０４上に絶縁膜１０７が設けられた構成を例に説明するが、絶縁膜１０７はゲート電極１１０とドレイン電極１０６との間の領域およびソース電極１０５とゲート電極１１０との間の領域全体にわたって設けられていなくてもよい。
電界効果トランジスタ１００において、キャリア供給層１０４と絶縁膜１０７との界面のゲート電極１１０側端部が、ゲート電極１１０から離隔している。また、絶縁膜１０７は、ゲート電極１１０の側面に接して設けられるとともに、絶縁膜１０７との接触領域の下部において、キャリア供給層１０４の側面がゲート電極１１０から離隔している。
また、キャリア供給層１０４に凹部（図３（ｂ）の凹部１１３）が設けられ、ゲート長方向の断面視において、凹部１１３の底面に接してゲート電極１１０が設けられ、ゲート電極１１０の側面と、凹部１１３の側面との間に空隙部１１２が設けられている。ゲート電極１１０の側面とキャリア供給層１０４の側面とが空隙部１１２により離隔されて、これらが接触しないように構成されている。ゲート長方向の断面視において、空隙部１１２の長さは、たとえば０ｎｍより大きく５０ｎｍより小さい。
凹部１１３は、たとえば後述するようにリセスエッチングにより形成され、ゲート長方向の断面視において、凹部１１３の側面が、ゲート電極１１０の側面からソース電極１０５またはドレイン電極１０６側に後退している。
また、絶縁膜１０７は、ゲート電極１１０のドレイン電極１０６の側面に接して設けられるとともに、ゲート電極１１０が、ドレイン電極１０６の側に庇状に張り出して絶縁膜１０７の上部に形成されたフィールドプレート部を備える。
以下、各層のさらに具体的な構成を説明する。
本実施形態では、ＩＩＩ−Ｖ族窒化物半導体層構造が、基板１０１上にこの順に積層されたバッファ層１０２、キャリア走行層１０３およびキャリア供給層１０４からなる。
本実施の形態の基板１０１としては、たとえばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどがある。
また、バッファ層１０２は、第一のＩＩＩ−Ｖ族窒化物半導体からなる。第一のＩＩＩ−Ｖ族窒化物半導体としては、たとえばＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等が挙げられる。ただし、第一のＩＩＩ−Ｖ族窒化物半導体形成のために、基板１０１とバッファ層１０２の間にＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等からなる核形成層を挟んでもよい。また、第一のＩＩＩ−Ｖ族窒化物半導体中に、ｎ型不純物として、たとえばＳｉ、Ｓ、Ｏ、Ｓｅなど、ｐ型不純物として、たとえばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、キャリア走行層１０３は、第二のＩＩＩ−Ｖ族窒化物半導体からなる。第二のＩＩＩ−Ｖ族窒化物半導体としては、たとえばＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等がある。また、第二のＩＩＩ−Ｖ族窒化物半導体中にｎ型不純物として、たとえばＳｉ、Ｓ、Ｏ、Ｓｅなど、ｐ型不純物として、たとえばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。ただし、第二のＩＩＩ−Ｖ族窒化物半導体中の不純物濃度の増加によるクーロン散乱の影響により電子の移動度の低下を抑制する観点で、不純物濃度は１×１０17ｃｍ-3以下とすることが好ましい。
また、キャリア供給層１０４は、第三のＩＩＩ−Ｖ族窒化物半導体からなる。キャリア供給層１０４は、たとえばウルツ鉱型のＩＩＩ−Ｖ族窒化物半導体からなる。第三のＩＩＩ−Ｖ族窒化物半導体としては、たとえばＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等がある。また、第三のＩＩＩ−Ｖ族窒化物半導体を、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮ等としてもよい。ただし、本実施形態においては、第三のＩＩＩ−Ｖ族窒化物半導体は、第二のＩＩＩ−Ｖ族窒化物半導体より電子親和力が小さい物質または組成である。また、第三のＩＩＩ−Ｖ族窒化物半導体中にｎ型不純物として、たとえばＳｉ、Ｓ、Ｏ、Ｓｅなど、ｐ型不純物として、たとえばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
キャリア走行層１０３とキャリア供給層１０４との具体的な組み合わせとして、キャリア走行層１０３がＧａＮ層であって、キャリア供給層１０４がＡｌＧａＮ層である構成が挙げられる。
また、ゲート電極１１０の底面と接触する領域において、ＩＩＩ−Ｖ族窒化物半導体層構造がピエゾ電荷を発生する化合物により構成されている。
また、絶縁膜１０７の材料としては、たとえば、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、ＴｉおよびＴａのいずれか１以上と、ＯおよびＮのいずれか１以上とからなる化合物がある。具体的には、ＳｉおよびＮを含む化合物が挙げられ、さらに具体的には、ＳｉＮ膜、ＳｉＯＮ膜およびＳｉＣＮ膜が挙げられる。こうすれば、ゲート電極１１０とドレイン電極１０６との間で生じるコラプスをさらに効果的に抑制できるので、電流コラプス低減とゲートリーク電流の少ない高出力化により優れたトランジスタが得られる。
また、保護膜１１１の材料としては、たとえば、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、ＴｉおよびＴａのいずれか１以上とＯおよびＮのいずれか１以上からなる物質が挙げられる。また、保護膜１１１として、有機樹脂膜等の有機材料を用いてもよい。
次に、図１および図３（ａ）〜図３（ｃ）を参照して、半導体装置１００の製造方法を説明する。図３（ａ）〜図３（ｃ）は、図１に示した電界効果トランジスタ１００の製造工程を示す断面図である。
まず、図３（ａ）に示したように、基板１０１上に、第一のＩＩＩ−Ｖ族窒化物半導体からなるバッファ層１０２、第二のＩＩＩ−Ｖ族窒化物半導体からなるキャリア走行層１０３、第三のＩＩＩ−Ｖ族窒化物半導体からなるキャリア供給層１０４を順次形成する。その後、キャリア供給層１０４上にソース電極１０５、ドレイン電極１０６を形成する。さらに、ソース電極１０５とドレイン電極１０６との間の領域において、キャリア供給層１０４上に絶縁膜１０７を成膜する。
次に、図３（ｂ）に示したように、リセスエッチングにより、ソース電極１０５とドレイン電極１０６と間の所定の領域に、絶縁膜１０７を貫通してキャリア供給層１０４の内部にわたる凹部１１３を形成する。このとき、絶縁膜１０７の所定の領域を選択的に除去して貫通孔を形成し、さらに貫通孔直下の領域のキャリア供給層１０４の一部を除去し、キャリア供給層１０４にリセス面１１４を形成する。
さらに、リセス面１１４を形成する際に、ゲート長方向の断面視において、絶縁膜１０７の開口幅１０８よりもリセス面１１４の幅つまりリセス幅１０９が広くなるように凹部１１３を形成する。
具体的には、まず、絶縁膜１０７上に、ゲート電極１１０の形成領域を開口部とするマスクを形成し、ゲート電極１１０の形成領域において絶縁膜１０７を選択的にエッチング除去する。このとき、たとえば、キャリア供給層１０４に対して絶縁膜１０７を選択的にエッチングするエッチングガスを用いてドライエッチングする。絶縁膜１０７が、ＳｉＯ2やＳｉＮ等のシリコンを含む膜である場合、エッチングガスとして、たとえばＣＦ4またはＳＦ6を用いる。
つづいて、絶縁膜１０７上に形成したマスクを除去する。そして、絶縁膜１０７をマスクとしてキャリア供給層１０４を所定の深さまでエッチングする。このとき、たとえば絶縁膜１０７に対してキャリア供給層１０４を選択的にエッチングするエッチングガスを用いてドライエッチングする。絶縁膜１０７が、ＳｉＯ2やＳｉＮ等のシリコンを含む膜である場合、エッチングガスとして、たとえば塩素系のガスを用いる。これにより、キャリア供給層１０４が深さ方向にエッチングされるとともにサイドエッチングされて、絶縁膜１０７よりも下部において拡径した形状の凹部１１３が形成される。
こうして凹部１１３を形成した後、リセス面１１４のうち、絶縁膜１０７の開口幅１０８部分に相当する領域を埋め込みつつ、絶縁膜１０７の上部に張り出すように、ゲート電極１１０を形成する（図３（ｃ））。このとき、ソース電極１０５の側と比較してドレイン電極１０６の側の張出幅が長くなるようにゲート電極１１０を形成する。これにより、凹部１１３中のゲート電極１１０の側面とキャリア供給層１０４の側面との間に、空隙部１１２が形成される。
そして、ソース電極１０５とドレイン電極１０６と間の領域において、絶縁膜１０７およびゲート電極１１０の上面を被覆する保護膜１１１を成膜する。以上の手順により、図１に示した電界効果トランジスタ１００が得られる。
本実施形態によれば、ゲート電極１１０が、多数の界面順位が形成されている絶縁膜１０７／キャリア供給層１０４界面、たとえばＳｉＮ／ＡｌＧａＮ界面、と接触しなくなるため、この界面を介したリークパスがなくなり、ゲート電流がすべてショットキ電極−キャリア供給層１０４（たとえばＡｌＧａＮ層）を介したショットキ特性を示す。このため、ゲートリーク電流を低減することができ、高電圧動作、大出力動作が可能となる。
また、本実施形態では、空隙部１１２がゲート電極１１０のソース電極１０５側とドレイン電極１０６側の両方に設けられているため、ゲートリーク電流をさらに確実に抑制できる。
（第二の実施形態）
図２は、本実施形態における電界効果トランジスタの構成を示す断面図である。
図２に示した電界効果トランジスタ２００の基本構成は第一の実施形態において前述した電界効果トランジスタ１００（図１）と同様である。電界効果トランジスタ２００においても、基板２０１上に、バッファ層２０２、キャリア走行層２０３、キャリア供給層２０４、がこの順に積層されている。また、キャリア供給層２０４上にソース電極２０６およびドレイン電極２０７が設けられており、これらの間の領域に、リセスゲート構造のゲート電極２１１が設けられている。ソース電極２０６とドレイン電極２０７との間の領域において、絶縁膜２０８およびゲート電極２１１の上面が保護膜２１２によって被覆されている。
ただし、本実施形態においては、キャリア供給層２０４と絶縁膜２０８との間にキャップ層２０５が介在している。そして、ゲート電極２１１側方の空隙部２１３が、絶縁膜２０８下面からゲート電極２１１の側面全体にわたって設けられている。
また、電界効果トランジスタ２００においては、キャリア供給層２０４上に設けられた被覆層が、ＳｉおよびＮを含む絶縁膜（絶縁膜２０８）を含む積層体である。この積層体は、たとえばＩＩＩ−Ｖ族窒化物半導体層（キャップ層２０５）と、キャップ層２０５上に接して設けられた絶縁膜２０８と、から構成される。
以下、各層の具体的構成を説明する。
電界効果トランジスタ２００において、基板２０１の材料としては、たとえばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどが挙げられる。
また、バッファ層２０２は、第一のＩＩＩ−Ｖ族窒化物半導体からなり、その材料としては、たとえばＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等が挙げられる。ただし、第一の半導体形成のために、基板２０１とバッファ層２０２の間にＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等からなる核形成層を挟んでもよい。また、第一のＩＩＩ−Ｖ族窒化物半導体中に、ｎ型不純物として、たとえばＳｉ、Ｏ、Ｓ、Ｓｅなど、ｐ型不純物として、たとえばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
キャリア走行層２０３は、第二のＩＩＩ−Ｖ族窒化物半導体からなり、その材料としては、たとえばＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等が挙げられる。また、第二のＩＩＩ−Ｖ族窒化物半導体中にｎ型不純物として、たとえばＳｉ、Ｏ、Ｓ、Ｓｅなど、ｐ型不純物として、たとえばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。ただし、第二のＩＩＩ−Ｖ族窒化物半導体中の不純物濃度の増加により生じるクーロン散乱の影響により電子の移動度の低下をさらに効果的に抑制する観点で、不純物濃度を１×１０17ｃｍ-3以下とすることが好ましい。
キャリア供給層２０４は、第三のＩＩＩ−Ｖ族窒化物半導体からなる。第三のＩＩＩ−Ｖ族窒化物半導体は、たとえばウルツ鉱型のＩＩＩ−Ｖ族窒化物半導体とする。第三のＩＩＩ−Ｖ族窒化物半導体の材料としては、たとえばＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等が挙げられる。また、第三のＩＩＩ−Ｖ族窒化物半導体を、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮ等としてもよい。ただし、本実施形態においても、第三のＩＩＩ−Ｖ族窒化物半導体は、第二のＩＩＩ−Ｖ族窒化物半導体より電子親和力が小さい物質または組成である。また、第三のＩＩＩ−Ｖ族窒化物半導体中にｎ型不純物として、たとえばＳｉ、Ｏ、Ｓ、Ｓｅなど、ｐ型不純物として、たとえばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
キャップ層２０５は、第四のＩＩＩ−Ｖ族窒化物半導体からなり、その材料としては、たとえばＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等が挙げられる。ただし、本実施形態では、第四のＩＩＩ−Ｖ族窒化物半導体は、第三のＩＩＩ−Ｖ族窒化物半導体より電子親和力が大きい物質または組成である。ゲート電極２１１とドレイン電極２０７との間において、電子供給層２０４上にこのような材料からなる層を設けることにより、電子供給層２０４中に存在する負の分極電荷を電子供給層２０４の表面から遠ざけることができる。よって、コラプスの発生を効果的に抑制することができる。また、第四のＩＩＩ−Ｖ族窒化物半導体中にｎ型不純物として、たとえばＳｉ、Ｓ、Ｏ、Ｓｅなど、ｐ型不純物として、たとえばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、絶縁膜２０８の材料としては、たとえば、図１の電界効果トランジスタ１００の絶縁膜１０７として用いられる材料が挙げられる。具体的には、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、ＴｉおよびＴａのいずれか１以上とＯおよびＮのいずれか１以上とからなる物質が挙げられる。
また、保護膜２１２の材料としては、たとえば、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、ＴｉおよびＴａのいずれか１以上とＯおよびＮのいずれか１以上とからなる物質が挙げられる。また、保護膜２１２として、有機樹脂膜等の有機材料を用いてもよい。
次に、電界効果トランジスタ２００の製造方法を説明する。電界効果トランジスタ２００は、たとえば電界効果トランジスタ１００（図１）の製造方法を用いて製造することができる。
まず、基板２０１上に、第一のＩＩＩ−Ｖ族窒化物半導体からなるバッファ層２０２、第二のＩＩＩ−Ｖ族窒化物半導体からなるキャリア走行層２０３、第三のＩＩＩ−Ｖ族窒化物半導体からなるキャリア供給層２０４、第四のＩＩＩ−Ｖ族窒化物半導体からなるキャップ層２０５をこの順に形成する。
次に、ソース電極２０６およびドレイン電極２０７の形成領域において、キャップ層２０５を選択的に除去してキャリア供給層２０４の表面を露出させる。そして、キャリア供給層２０４に接するソース電極２０６およびドレイン電極２０７を形成する。
そして、ソース電極２０６とドレイン電極２０７との間の領域において、キャップ層２０５の上面に接する絶縁膜２０８を成膜する。
つづいて、ソース電極２０６とドレイン電極２０７との間の領域において、絶縁膜２０８およびキャリア供給層２０４の所定の領域を選択的に除去してこれらを貫通する貫通孔を所定の開口幅２０９に形成し、さらにキャップ層２０５の一部を除去して所定のリセス幅２１０のリセス面２１４を有するリセス構造を作製する。なお、本実施形態においても、リセス構造を形成する際に、絶縁膜２０８の開口幅２０９よりもキャリア供給層２０４のリセス幅２１０が広くなるように凹部を作製する。凹部の形成には、たとえば第一の実施形態に記載の方法を用いる。
そして、絶縁膜２０８に設けられた貫通孔を完全に埋設するとともに、リセス構造のうち開口幅２０９に相当する領域を埋め込むようにゲート電極２１１を形成する。このとき、リセス構造の内部から絶縁膜２０８の上部に張り出すようにゲート電極２１１を形成する。また、ソース電極２０６側と比較してドレイン電極２０７側が長くなるようにゲート電極２１１を形成する。
さらに、ソース電極２０６とドレイン電極２０７との間の領域において、基板２０１の素子形成面全面を被覆する保護膜２１２を成膜する。以上の手順により、図２に示した電界効果トランジスタ２００が得られる。
本実施形態においても、ピエゾ電荷が存在するキャリア供給層２０４とその上部のキャップ層２０５との界面のゲート電極２１１側端部がゲート電極２１１から離隔しているため、第一の実施形態と同様の効果が得られる。また、本実施形態では、キャリア供給層２０４とキャップ層２０５との界面に加え、キャップ層２０５と絶縁膜２０８との界面のゲート電極２１１側端部についてもゲート電極２１１から離隔しているため、ゲートリーク電流をさらに効果的に低減できる。
（第三の実施形態）
第一の実施形態に示した電界効果トランジスタ１００（図１）において、キャリア供給層１０４上に接して、さらに別のＩＩＩ−Ｖ族窒化物半導体層が設けられ、この半導体層中にゲート電極の一部が埋設されていてもよい。
図５は、本実施形態の電界効果トランジスタの構成を示す断面図である。図５に示した電界効果トランジスタの基本構成は図１に示した電界効果トランジスタ１００と同様であるが、図１におけるキャリア供給層１０４に代えて、キャリア供給層１０４とその上部に接して設けられたショットキー層１１５との積層体が設けられた点が異なる。ソース電極１０５およびドレイン電極１０６は、ショットキー層１１５の上面に接して設けられており、ゲート電極１１０は、ショットキー層１１５に設けられたリセス面１１４に接して設けられている。
第一の実施形態では、ゲート電極１１０との接触面において、キャリア供給層１０４に引っ張り歪が加わっているが、本実施形態では、ゲート電極１１０と接触する層において、ＩＩＩ−Ｖ族窒化物半導体層構造に圧縮歪が加わっている。具体的には、ショットキー層１１５に圧縮歪が加わっている。このようなショットキー層としては、バッファ層、キャリア供給層の組成に応じ、たとえばＧａＮ層、ＩｎＧａＮ層が挙げられる。
図５に示した電界効果トランジスタにおいても、ショットキー層１１５と絶縁膜１０７との界面のゲート電極１１０側端部が、ゲート電極１１０から離隔しており、ゲート電極１１０の側面に空隙部１１２が設けられている。このため、第一の実施形態と同様の効果が得られる。
第一の実施形態のように、絶縁膜１０７との界面において、ＩＩＩ−Ｖ族窒化物半導体層構造（キャリア供給層１０４）に負電荷が生じている構成だけでなく、本実施形態のように、絶縁膜１０７との界面において、ＩＩＩ−Ｖ族窒化物半導体層構造（ショットキー層１１５）中に正電荷が生じる構成においても、電荷が生じる界面の端部をゲート電極１１０から離隔させることにより、ゲートリーク電流を低減することができる。
また、本実施形態においては、ゲート電極１１０が底面においてショットキー層１１５に接して設けられているため、図１に示した構成に比べて、ゲートリーク電流をより一層抑制することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上においては、キャリア供給層とその直上層との界面のゲート電極側端部がゲート電極から離隔された構成を例に説明したが、キャリア供給層、その直上層およびゲート電極のうち、いずれか二つの界面が、他の一つから離隔している構成であればよい。たとえば、ゲート電極と、キャリア供給層との界面が、キャリア供給層直上の被覆層から離隔している構成としてもよい。
以下の実施例では、ＡｌＧａＮからなるキャリア供給層の上部に、直接またはＧａＮ層を介してＳｉＮ膜が設けられた電界効果トランジスタを作製した。
（実施例１）
本実施例は、第一の実施形態に記載の電界効果トランジスタに関する。以下、図１を参照して説明する。第一の実施形態において前述した手順により、本実施例の電界効果トランジスタを作製した。
本実施例において、基板１０１としては、ｃ面（（０００１）面）炭化シリコン（ＳｉＣ）基板を用いた。
バッファ層１０２を構成する第一のＩＩＩ−Ｖ族窒化物半導体は、ＡｌＮ層（膜厚２００ｎｍ）とした。キャリア走行層１０３を構成する第二のＩＩＩ−Ｖ族窒化物半導体は、ＧａＮキャリア走行層（膜厚１０００ｎｍ）とした。また、キャリア供給層１０４を構成する第三のＩＩＩ−Ｖ族窒化物半導体は、ＡｌＧａＮキャリア供給層（Ａｌ組成比０．３、膜厚３５ｎｍ）とした。
ソース電極１０５およびドレイン電極１０６は、Ｔｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）とする。また、ゲート電極１１０は、Ｎｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）とした。
絶縁膜１０７は、ＳｉＮ膜（膜厚８０ｎｍ）とし、絶縁膜１０７の開口幅１０８を５００ｎｍとした。また、リセスとして、第三のＩＩＩ−Ｖ族窒化物半導体１０４の上面から深さ２５ｎｍの領域を除去する。リセス面１１４のリセス幅１０９は５２０ｎｍとした。
また、保護膜１１１は、ＳｉＯＮ膜（膜厚８０ｎｍ）とした。
このような構造の電界効果トランジスタを作製したところ、ゲート電極１１０が絶縁膜１０７／キャリア供給層１０４界面つまりＳｉＮ／ＡｌＧａＮ界面と接触しなくなるため、ゲート電流がすべてＡｌＧａＮ層を介したショットキ特性を示し、ＳｉＮ／ＡｌＧａＮ界面を介したリークパスがなくなるため、ゲートリーク電流を低減することができた。
なお、本実施例では、基板としてＳｉＣを用いたが、サファイアなど他の任意の基板を用いることができる。さらに、本実施例ではＳｉＣ基板のｃ面（（０００１）面）を用いたが、ＩＩＩ−Ｖ族窒化物半導体がｃ軸配向して成長し、ピエゾ効果が本実施形態と同じ向きに発生する面であればよく、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなりすぎると、良好な結晶性を得ることが困難になるため、任意の方向に１０°以内の傾斜とすることが好ましい。
同様に、本実施例ではキャリア走行層１０３としてＧａＮ層を用いたが、キャリア走行層１０３としてはＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等を用いることができる。
同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の第三、第四の各層の格子定数は第二層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
また、本実施例では、ＧａＮからなるキャリア走行層１０３中に不純物は添加していないが、ｎ型不純物として、たとえばＳｉ、Ｏ、Ｓ、Ｓｅなどｐ型不純物として、たとえばＢｅ、Ｍｇ、Ｃなどを添加することも可能である。ただし、キャリア走行層１０３中の不純物濃度が高くなりすぎると、クーロン散乱の影響により移動度が低下するため、不純物濃度を１×１０17ｃｍ-3以下とすることがさらに好ましい。
また、本実施例では、ソース電極１０５およびドレイン電極１０６としてＴｉ／Ａｌを用いたが、ソース電極１０５およびドレイン電極１０６の材料は、本実施例中キャリア供給層１０４であるＡｌＧａＮとオーミック接触する金属であればよく、たとえばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
同様に、本実施例では、ゲート電極１１０の材料の金属としてＮｉ／Ａｕを用いたが、ＩＩＩ−Ｖ族窒化物半導体に対しショットキ接触すればよく、所望の金属とすることができる。
また、本実施例では、リセス構造作製の際、第三のＩＩＩ−Ｖ族窒化物半導体のうち２５ｎｍを除去したが、リセスで除去する半導体厚は任意の厚さとすることができ、第三のＩＩＩ−Ｖ族窒化物半導体の厚さまで除去することが可能である。ただし、除去する半導体厚が薄いとリセス構造による耐圧向上の効果および電流コラプス低減の効果が少なくなり、除去する半導体厚が厚すぎると、ゲート電極１１０直下の領域におけるキャリア減少により抵抗が高くなるため、除去する半導体厚は、元々成膜された半導体厚の３０％から７０％が好ましい。
また、本実施例では、開口幅１０８を５００ｎｍ、リセス面１１４の長さつまりリセス幅１０９を５２０ｎｍとしたが、開口幅１０８はゲート長に対応するため、使用する周波数に応じて、所望の値とすることができる。
また、リセス幅１０９は、開口幅１０８より長ければよく、所望の値とすることができる。ただし、本発明者の検討によれば、リセス幅１０９が開口幅１０８より長くなるにつれて、電流コラプスが顕著になる傾向があるため、リセス幅１０９と開口幅１０８の差は１００ｎｍ、すなわちゲート電極１１０とリセスされたＩＩＩ−Ｖ族窒化物半導体の側面との空隙部１１２の幅は、５０ｎｍ以下とすることが好ましい。
また、本実施例では、ゲート電極１１０の庇がソース電極１０５側よりドレイン電極１０６側に長くなるように形成したが、ソース側１０５の庇をドレイン電極１０６側の庇と等しいか長くすることも可能である。ただし、ソース電極１０６側の庇が長くなりすぎると、耐圧の向上や電流コラプス低減の効果に対しゲート容量の増大による、利得低下が大きくなるため、ドレイン電極１０６側の庇よりも短いことが好ましい。
（実施例２）
本実施例は、第二の実施形態に記載の電界効果トランジスタに関する。以下、図２を参照して説明する。本実施例では、第二の実施形態において前述した手順により、本実施例の電界効果トランジスタを作製した。
このとき、基板２０１としては、ｃ面（（０００１）面）炭化シリコン（ＳｉＣ）基板を用いた。
また、バッファ層２０２を構成する第一のＩＩＩ−Ｖ族窒化物半導体は、ＡｌＮ層（膜厚２００ｎｍ）とした。キャリア走行層２０３を構成する第二のＩＩＩ−Ｖ族窒化物半導体は、ＧａＮキャリア走行層（膜厚１０００ｎｍ）とした。キャリア供給層２０４を構成する第三のＩＩＩ−Ｖ族窒化物半導体は、ＡｌＧａＮキャリア供給層（Ａｌ組成比０．２５、膜厚４０ｎｍ）とした。また、キャップ層２０５を構成する第四のＩＩＩ−Ｖ族窒化物半導体は、ＧａＮキャップ層（膜厚１０ｎｍ）とした。
また、ソース電極２０６およびドレイン電極２０７は、Ｔｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）とした。また、ゲート電極２１１は、Ｎｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）とした。
絶縁膜２０８は、ＳｉＯＮ膜（膜厚８０ｎｍ）とし、絶縁膜２０８の開口幅２０９を７００ｎｍとした。リセスとして、第三のＩＩＩ−Ｖ族窒化物半導体および第四のＩＩＩ−Ｖ族窒化物半導体のうち２０ｎｍを除去した。リセス幅２１０は、７８０ｎｍとした。
また、保護膜２１２の材料は、ＳｉＯＮ膜（膜厚８０ｎｍ）とした。
このような構造であれば、ゲート電極２１１がキャリア供給層２０４／キャップ層２０５界面つまりＡｌＧａＮ／ＧａＮ界面、およびキャップ層２０５／絶縁膜２０８界面つまりＧａＮ／ＳｉＯＮ界面のいずれとも接触しなくなるため、ゲート電流がすべてＡｌＧａＮ層を介したショットキ特性を示し、ＡｌＧａＮ／ＧａＮ界面およびＧａＮ／ＳｉＯＮ界面を介したリークパスがなくなるため、ゲートリーク電流を低減することができた。
なお本実施例では、基板２０１としてＳｉＣを用いたが、サファイアなど他の任意の基板を用いることができる。
さらに、本実施例では、ＳｉＣ基板のｃ面（（０００１）面）を用いたが、ＩＩＩ−Ｖ族窒化物半導体がｃ軸配向して成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であればよく、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなりすぎると良好な結晶性を得ることが困難になるため、任意の方向に１０°以内の傾斜とすることが好ましい。
同様に、本実施例では、キャリア走行層２０３としてＧａＮ層を用いたが、キャリア走行層２０３としてはＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＩＩＩ−Ｖ族窒化物半導体の混合物等を用いることができる。
同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の第三、第四の各層の格子定数は第二層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
また、本実施例では、ＧａＮからなるキャリア走行層２０３中に不純物は添加していないが、ｎ型不純物として、たとえばＳｉ、Ｏ、Ｓ、Ｓｅなどｐ型不純物として、たとえばＢｅ、Ｍｇ、Ｃなどを添加することも可能である。ただし、キャリア走行層２０３中の不純物濃度が高くなることによるクーロン散乱の影響により移動度の低下を抑制する観点で、不純物濃度は１×１０17ｃｍ-3以下が好ましい。
また、本実施例では、ソース電極２０６およびドレイン電極２０７としてＴｉ／Ａｌを用いたが、ソース電極２０６およびドレイン電極２０７は本実施例中キャリア供給層２０４であるＡｌＧａＮとオーミック接触する金属であればよく、たとえばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
同様に、本実施例では、ゲート金属２１１としてＮｉ／Ａｕを用いたが、ＩＩＩ−Ｖ族窒化物半導体に対しショットキ接触すればよく、所望の金属とすることができる。
また、本実施例では、リセス構造作製の際、第三のＩＩＩ−Ｖ族窒化物半導体のうち２０ｎｍを除去したが、リセスで除去する半導体厚は任意の厚さとすることができ、第三のＩＩＩ−Ｖ族窒化物半導体の厚さまで除去することが可能である。
ただし、除去する半導体厚が薄すぎると、リセス構造による耐圧向上の効果および電流コラプス低減の効果が少なくなる。また、除去する半導体厚が厚すぎると、ゲート下のキャリア減少により抵抗が高くなる。このため、除去する半導体厚は、元々成膜された半導体厚の３０％から７０％が好ましい。
また、本実施例では、開口幅２０９として７００ｎｍ、リセス部分の長さつまりリセス面２１４のリセス幅２１０として７８０ｎｍとしたが、開口幅２０９はゲート長に対応するため使用する周波数に応じて、所望の値とすることができる。
また、リセス幅２１０は開口幅２０９より長ければよく、所望の値とすることができる。ただし、本発明者が検討したところ、リセス幅２１０が開口幅２０９より長くなるにつれて、電流コラプスが顕著になる傾向があるため、リセス幅２１０と開口幅２０９の差は１００ｎｍ、すなわちゲート電極とリセスされたＩＩＩ−Ｖ族窒化物半導体の側面との隙間つまり空隙部２１３の幅は、５０ｎｍ以下が好ましい。
また、本実施例では、ゲート電極２１１の庇がソース電極２０６側よりドレイン電極２０７側に長くなるように形成したが、ソース電極２０６側の庇をドレイン電極２０７側の庇と等しいか長くすることも可能である。ただし、ソース電極２０６側の庇が長くなりすぎると、耐圧の向上や電流コラプス低減の効果に対しゲート容量の増大による、利得低下が大きくなるため、ドレイン電極２０７側の庇よりも短いことが好ましい。

Claims (11)

  1. ヘテロ接合を含むＩＩＩ−Ｖ族窒化物半導体層構造と、
    該ＩＩＩ−Ｖ族窒化物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と、
    前記ゲート電極と前記ドレイン電極との間の領域または前記ソース電極と前記ゲート電極との間の領域において、前記ＩＩＩ−Ｖ族窒化物半導体層構造上に接して設けられた被覆層と、
    を含み、
    前記ゲート電極の一部が、前記ＩＩＩ−Ｖ族窒化物半導体層構造に埋設されており、
    前記ＩＩＩ−Ｖ族窒化物半導体層と前記被覆層との界面のゲート電極側端部が、前記ゲート電極から離隔している、電界効果トランジスタ。
  2. 請求項１に記載の電界効果トランジスタにおいて、
    前記ＩＩＩ−Ｖ族窒化物半導体層構造に凹部が設けられ、
    前記凹部の底面に接して前記ゲート電極が設けられ、
    ゲート長方向の断面視において、前記ゲート電極の側面と、前記凹部の側面との間に空隙部が設けられた電界効果トランジスタ。
  3. 請求項２に記載の電界効果トランジスタにおいて、
    ゲート長方向の断面視において、前記空隙部の長さが０ｎｍより大きく５０ｎｍより小さい電界効果トランジスタ。
  4. 請求項１に記載の電界効果トランジスタにおいて、
    前記被覆層が、前記ゲート電極の側面に接して設けられるとともに、
    ゲート長方向の断面視において、前記被覆層との接触領域の下部において、前記ＩＩＩ−Ｖ族窒化物半導体層構造の側面が前記ゲート電極から離隔している電界効果トランジスタ。
  5. 請求項１乃至４いずれかに記載の電界効果トランジスタにおいて、
    前記ＩＩＩ−Ｖ族窒化物半導体層構造が、
    電子走行層と、
    前記電子走行層上に接して設けられた電子供給層と、
    を含み、
    前記ソース電極およびドレイン電極が、前記電子供給層に接して設けられるとともに、
    前記ゲート電極の一部が、前記電子供給層に埋設された電界効果トランジスタ。
  6. 請求項５に記載の電界効果トランジスタにおいて、
    前記電子走行層が、ＧａＮ層であって、
    前記電子供給層が、ＡｌＧａＮ層である電界効果トランジスタ。
  7. 請求項１乃至６いずれかに記載の電界効果トランジスタにおいて、
    前記被覆層が、ＳｉおよびＮを含む絶縁膜である電界効果トランジスタ。
  8. 請求項１乃至６いずれかに記載の電界効果トランジスタにおいて、
    前記被覆層が、ＳｉおよびＮを含む絶縁膜を含む積層体である電界効果トランジスタ。
  9. 請求項８に記載の電界効果トランジスタにおいて、
    前記積層体が、ＩＩＩ−Ｖ族窒化物半導体層と、前記ＩＩＩ−Ｖ族窒化物半導体層上に接して設けられた前記絶縁膜と、により構成された電界効果トランジスタ。
  10. 請求項１乃至９いずれかに記載の電界効果トランジスタにおいて、
    前記ゲート電極と接触する層において、前記ＩＩＩ−Ｖ族窒化物半導体層構造に圧縮歪が加わっている電界効果トランジスタ。
  11. 請求項１乃至１０いずれかに記載の電界効果トランジスタにおいて、
    前記被覆層が前記ゲート電極のドレイン電極側側面に接して設けられるとともに、
    前記ゲート電極が、前記ドレイン電極側に庇状に張り出して前記被覆層の上部に形成されたフィールドプレート部を備える電界効果トランジスタ。
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