JPWO2007114373A1 - テスト方法、テストシステムおよび補助基板 - Google Patents

Abstract

イベントテスタを用いて被試験デバイスをテストするテスト方法であって、イベントテスタにより発生された被試験デバイスに印加するテスト信号を受けて、メモリに順次書き込む書込ステップと、書き込まれたテスト信号を、イベントテスタにより発生されたテスト信号の速度より高速で順次メモリから読み出して、被試験デバイスに印加する印加ステップと、印加されたテスト信号に応答して被試験デバイスから出力される出力信号を取得して、イベントテスタにより発生されたテスト信号の速度より高速でメモリに順次書き込む取得ステップと、書き込まれた出力信号をメモリから順次読み出して、被試験デバイスから出力される出力信号の速度より低速でイベントテスタに送る読出ステップと、送られた出力信号をイベントテスタにより良否判定する良否判定ステップとを備えるテスト方法を提供する。

Description

本発明は、デバイスを試験するためのテスト方法、テストシステムおよび補助基板に関する。特に、本発明は、例えばシステムＩＣ等に含まれる高速メモリインターフェイスのような高速動作をするデバイスを、高速動作回路を有さないイベントテスタによりテストするテスト方法、テストシステムおよび補助基板に関する。本出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願 第１１／３９４８１４号 出願日 ２００６年３月３１日

一般に、テストシステムは、半導体等の被試験デバイス（ＤＵＴ）にテスト信号を供給し、当該テスト信号に応答してＤＵＴにより発生された出力信号を受信する。そして、テストシステムは、ストローブにより所定のタイミングで当該出力信号を取り出し、期待値データと比較してＤＵＴが正しく機能しているかを判定する。

最近、ＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ、以下、システムＩＣと呼ぶ。）と称されるＩＣデバイスが各種の電子装置等に用いられるようになってきた。システムＩＣは、異なる機能を果たす機能ブロック、プロセッサ、メモリ等のＩＣ回路（コア）を搭載した１の半導体チップを有し、この１の半導体チップにより目的とする総合的な機能を実現する。

最近のシステムＩＣは、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）またはＤＤＲ−ＩＩのような高速メモリを搭載し、あるいは、このような高速メモリが接続されることが多い。このようなシステムＩＣは、機能ブロックと高速メモリと間で信号の送受を行うための高速のインターフェイス（以下「高速メモリインターフェイス」と呼ぶ。）を有する。高速メモリインターフェイスの動作速度は、例えば５００ＭＨｚ程度である。

図１は、サイクルテスタ１０によりシステムＩＣ２０をテストする従来のサイクル型テストシステムの構成を示す。システムＩＣ２０は、一例として、機能論理ブロック２２と、高速メモリインターフェイス２５とを有する。

サイクルテスタ１０は、被試験デバイスに供給するテスト信号の波形を、テストサイクル毎に分割して生成する。サイクルテスタ１０は、各テストサイクルにおいて、例えばテストサイクルの開始点を基準する遅延時間と、あらかじめ規定された複数の波形種から選択された波形とが指定される。そして、サイクルテスタ１０は、テストサイクル毎に、指定された遅延時間のタイミングにおいて指定された波形を発生する。これにより、サイクルテスタ１０は、各種の波形が連続したテスト信号を出力することができる。このように、サイクルテスタ１０は、テストサイクル毎に指定された波形および当該波形のタイミングに基づきテスト信号を生成する。

図１に示すサイクル型テストシステムは、上記のようなサイクルテスタ１０を用いる。サイクル型テストシステムは、被試験デバイスであるシステムＩＣ２０に対してサイクルテスタ１０により発生されたテスト信号を供給して、供給したテスト信号に応答してシステムＩＣ２０から出力された出力信号を良否判定する。
米国特許出願公開番号２００４−０２１６００５号

ここで、システムＩＣ２０をテストするサイクルテスタ１０は、高速メモリインターフェイス２５の仕様に満足するように非常に高速なテストサイクルで動作してテスト信号を出力するので、ハードウエアの構成およびテストプログラムが複雑である。従って、システムＩＣ２０の高速メモリインターフェイス２５のテスト仕様を満足する高速のサイクルテスタ１０は、非常に高価になるとともに、装置が大型になる。

また、システムＩＣ２０に含まれる機能論理ブロック２２と高速メモリインターフェイス２５とは、互いに非同期に独立に動作する。したがって、サイクルテスタ１０は、機能論理ブロック２２と高速メモリインターフェイス２５とを非同期で動作させるべく、各テスト信号を非同期で出力できることが望ましい。サイクルテスタ１０は、同様の目的で、システムＩＣ２０の出力ピンから発生される各出力信号を非同期で入力して良否判定できることが望ましい。しかし、サイクルテスタ１０は、テストサイクル毎に波形を指定するので、各ピンに対応するテスト信号および出力信号間を同期させることが必要とされる。これはパーピンアーキテクチャを用いているとされるテストシステムにおいても同様である。したがって、従来のサイクルテスタ１０は、テスト信号および出力信号間を非同期とすることができないので、システムＩＣ２０を十分にテストすることが困難であった。

図２は、イベントテスタ３０によりシステムＩＣ２０をテストする従来のイベント型テストシステムの構成を示す。最近、イベントテスタ３０を用いたイベント型テストシステムが提案されている。イベントテスタ３０は、テストサイクルに従って動作せずに、イベント（信号の立ち上がり、下がり）と当該イベントのタイミングとによりテスト信号を発生するように構成されている。

イベントテスタ３０は、被試験デバイスの各ピンに対応した複数の中速または低速のテストモジュール３１を備える。各テストモジュール３１は、それぞれが独立にイベントが定義される。そして、各テストモジュール３１は、それぞれが定義されたイベントに応じてテスト信号を発生し、また、出力信号を受信して良否判定する。従って、イベントテスタは、各テストモジュール３１がそれぞれ独立に非同期で動作するので、テスト信号および出力信号間を非同期とすることができる。

しかし、イベントテスタ３０は、高速メモリインターフェイス２５のような高速の被試験デバイスをテストする場合、多数の中速または低速のテストモジュール３１に加え、高速メモリインターフェイス２５のテスト仕様を満足するように高速に動作する少数の高速テストモジュール３３を備える必要がある。これにより、従来のイベント型テストシステムは、高価となってしまっていた。この結果、従来のイベント型テストシステムは、テストシステムとしてのコストが上昇し、結果としてテストコストを十分に低下させることが難しかった。なお、サイクル型ＩＣテストシステムとイベント型ＩＣテストシステムの構成および利点の相違については、例えば米国特許出願公開番号２００４−０２１６００５（特許文献１）に詳述されている。

そこで本発明は、上記の課題を解決することのできるテスト方法、テストシステムおよび補助基板を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の第１の形態においては、イベントテスタを用いて被試験デバイスをテストするテスト方法であって、イベントテスタにより発生された被試験デバイスに印加するテスト信号を受けて、メモリに順次書き込む書込ステップと、書き込まれたテスト信号を、イベントテスタにより発生されたテスト信号の速度より高速で順次メモリから読み出して、被試験デバイスに印加する印加ステップとを備えるテスト方法を提供する。

本発明の第２の形態においては、イベントテスタを用いて被試験デバイスをテストするテスト方法であって、印加されたテスト信号に応答して被試験デバイスから出力される出力信号を取得して、イベントテスタにより発生されたテスト信号の速度より高速でメモリに順次書き込む取得ステップと、書き込まれた出力信号をメモリから順次読み出して、被試験デバイスから出力される出力信号の速度より低速でイベントテスタに送る読出ステップと、送られた出力信号をイベントテスタにより良否判定する良否判定ステップとを備えるテスト方法を提供する。

本発明の第３の形態においては、イベントテスタを用いて被試験デバイスをテストするテストシステムであって、被試験デバイスを搭載するパフォーマンスボードと、イベントテスタと被試験デバイスとの間に接続されるメモリと、イベントテスタにより発生された被試験デバイスに印加するテスト信号を受けて、メモリに順次書き込む書込部と、書き込まれたテスト信号を、イベントテスタにより発生されたテスト信号の速度より高速でメモリから順次読み出して、被試験デバイスに印加する印加部とを備えるテストシステムを提供する。

本発明の第４の形態においては、イベントテスタを用いて被試験デバイスをテストするテストシステムであって、被試験デバイスを搭載するパフォーマンスボードと、イベントテスタと被試験デバイスとの間に接続されるメモリと、印加されたテスト信号に応答して被試験デバイスから出力される出力信号を取得して、メモリに順次書き込む取得部と、書き込まれた出力信号をメモリから順次読み出して、被試験デバイスから出力される出力信号の速度より低速でイベントテスタに送る読出部とを備え、送られた出力信号をイベントテスタにより良否判定するテストシステムを提供する。

本発明の第５の形態においては、イベントテスタを用いてパフォーマンスボード上に搭載された被試験デバイスをテストするテストシステムに用いられ、イベントテスタにより発生できるテスト信号の最大の速度が被試験デバイスに印加すべきテスト信号よりも遅い場合に、パフォーマンスボード上に搭載される補助基板であって、イベントテスタと被試験デバイスとの間に接続され、被試験デバイスに印加するテスト信号が書き込まれるメモリと、書き込まれたテスト信号を、イベントテスタにより発生されたテスト信号の速度より高速でメモリから順次読み出して、被試験デバイスに印加する印加部とを備え、テストシステムは、イベントテスタにより発生された被試験デバイスに印加するテスト信号を受けて、メモリに順次書き込む書込部を備える補助基板を提供する。

本発明の第６の形態においては、イベントテスタを用いてパフォーマンスボード上に搭載された被試験デバイスをテストするテストシステムに用いられ、イベントテスタにより発生できるテスト信号の最大の速度が被試験デバイスに印加すべきテスト信号よりも遅い場合に、パフォーマンスボード上に搭載される補助基板であって、イベントテスタと被試験デバイスとの間に接続され、被試験デバイスに印加するテスト信号が書き込まれるメモリと、印加されたテスト信号に応答して被試験デバイスから出力される出力信号を取得して、メモリに順次書き込む取得部とを備え、テストシステムは、書き込まれた出力信号をメモリから順次読み出して、被試験デバイスから出力される出力信号の速度より低速でイベントテスタに送る読出部を備える補助基板を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

図１は、サイクルテスタ１０を用いて、高速メモリインターフェイス２５を有するシステムＩＣ２０をテストする従来のサイクル型テストシステムの構成を示す。 図２は、最近提案されているイベントテスタ３０を用いて、高速メモリインターフェイス２５を有するシステムＩＣ２０をテストするイベント型テストシステムの構成を示す。 図３は、本発明の実施形態のテストシステム３４の構成を示す。 図４は、本実施形態に係るイベントテスタ３０の構成の一例を示す。 図５は、本発明の実施形態のテストシステム３４により、システムＩＣ２０の高速メモリインターフェイス２５および機能論理ブロック２２を並行してテストする場合におけるテスト手順の一例を示す。 図６は、本発明の実施形態の第１変形例に係るテストシステム３４の構成を示す。 図７は、本発明の実施形態の第２変形例に係るテストシステム３４の構成を示す。 図８は、本発明の実施形態の第３変形例に係るテストシステム３４の構成を示す。 図９は、本発明の実施形態の第４変形例に係るテストシステム３４の構成を示す。 図１０は、本発明の実施形態の第５変形例に係るテストシステム３４の構成を示す。 図１１は、本発明の実施形態の第６変形例に係るテストシステム３４の構成を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

また、以下の実施形態の説明においては、高速メモリインターフェイスを含むシステムＩＣをテストする場合を例にしているが、本発明のテスト対象としては、これにかぎるものではなく、各種のデバイスをテストすることができる。また、イベントテスタは、被試験デバイスの各ピンに対応するテストピン（テストチャンネル）が互いに独立して非同期で動作できるので、システムＩＣ（ＳｏＣ）のような非同期のコア（機能ブロック）を複数有するデバイスのテストに最適である。

図３は、本実施形態のテストシステム３４の構成を示す。テストシステム３４は、イベントテスタ３０を用いて、パフォーマンスボード４０上に搭載されたシステムＩＣ２０をテストする。システムＩＣ２０は、本発明に係る被試験デバイスの一例である。本実施形態におけるシステムＩＣ２０は、機能論理ブロック２２と、当該機能論理ブロック２２が外部メモリと信号を授受するための高速メモリインターフェイス２５とを含む。

テストシステム３４は、イベントテスタ３０と、パフォーマンスボード４０と、高速メモリ５２と、書込部５４と、印加部５６と、取得部５８と、読出部６０とを備える。パフォーマンスボード４０は、システムＩＣ２０を搭載する。さらに、パフォーマンスボード４０は、補助基板５０が取り付けられる。補助基板５０は、パフォーマンスボード４０の一部であってもよい。

補助基板５０は、高速メモリ５２を搭載する。高速メモリ５２は、本発明に係るメモリの一例であり、補助基板５０がパフォーマンスボード４０に取り付けられることによりイベントテスタ３０とシステムＩＣ２０との間に接続される。補助基板５０は、イベントテスタ３０により発生できるテスト信号の最大の速度が、システムＩＣ２０に印加すべきテスト信号よりも遅い場合に、パフォーマンスボード４０に取り付けられてよい。すなわち、補助基板５０は、イベントテスタ３０がシステムＩＣ２０のテスト仕様を満足する高速のテスト信号を発生できない場合に取り付けられてよい。なお、イベントテスタ３０により発生できるテスト信号の最大の速度が、システムＩＣ２０に印加すべきテスト信号よりも遅い場合に、高速メモリ５２がイベントテスタ３０とシステムＩＣ２０との間に接続されれば、補助基板５０は、必ずしもパフォーマンスボード４０上に取り付けられなくてもよい。

高速メモリ５２は、例えばＤＤＲ−ＩＩ型のメモリであり、試験対象であるシステムＩＣ２０に含まれた高速メモリインターフェイス２５と同等または同等以上の動作速度を有している。そして、このような高速メモリ５２は、高速メモリインターフェイス２５に供給するためのテストデータ（テスト信号）を一時的に記憶する。高速メモリ５２は、高速メモリインターフェイス２５から出力されたデータ（出力信号）を一時的に記憶する。

書込部５４は、イベントテスタ３０により発生されたシステムＩＣ２０に印加するテスト信号を受けて、高速メモリ５２に順次書き込む。印加部５６は、高速メモリ５２に書き込まれたテスト信号を、イベントテスタ３０により発生されたテスト信号の速度より高速で当該高速メモリ５２から順次読み出して、システムＩＣ２０に印加する。印加部５６は、高速メモリ５２とともに補助基板５０に設けられてよい。取得部５８は、印加されたテスト信号に応答してシステムＩＣ２０から出力される出力信号を取得して、高速メモリ５２に順次書き込む。取得部５８は、高速メモリ５２とともに補助基板５０に設けられてよい。読出部６０は、書き込まれた出力信号を高速メモリ５２から順次読み出して、システムＩＣ２０から出力される出力信号の速度より低速でイベントテスタ３０に送る。

なお、書込部５４は、試験開始前に高速メモリ５２に対して初期値を書込み、当該初期値が書き込まれた高速メモリ５２に対してイベントテスタ３０により発生されたテスト信号を書き込んでよい。これにより、システムＩＣ２０の高速メモリインターフェイス２５は、初期動作時において誤ったデータを高速メモリ５２から取得することを無くすことができる。

イベントテスタ３０は、複数の中低速動作のテストモジュール３１を有する。テストモジュール３１は、イベントメモリ、イベント加算ロジック、イベント発生器等のテスト信号を発生する機能ブロック、出力信号を受信して良否判定する機能ブロック等の構成要素を含む。テストモジュール３１は、イベントテスタ３０内のスロットに挿入されるカードにより提供されてもよい。なお、イベントテスタ３０は、システムＩＣ２０の高速メモリインターフェイス２５に対応した高速動作するテストモジュールを備えなくてよい。

イベントテスタ３０は、複数の低速または中速動作のテストモジュール３１の中に、システムＩＣ２０内の高速メモリインターフェイス２５をテストするためのテストモジュール３１ｍ（図３の左側に示す）を有する。テストモジュール３１ｍは、外部のメモリと信号を授受するためのメモリインターフェイス３５を含んでいる。メモリインターフェイス３５は、補助基板５０に設けられた高速メモリ５２と信号の送受信を行うためのインターフェイスとして機能する。

メモリインターフェイス３５は、一例として、書込用インターフェイス３６と、アドレス用インターフェイス３７と、読出用インターフェイス３８とを含んでよい。書込部５４は、テストモジュール３１ｍのメモリインターフェイス３５に含まれた書込用インターフェイス３６を含んでよい。そして、書込部５４は、当該書込用インターフェイス３６を介して高速メモリ５２にアクセスしてよい。同様に、読出部６０は、テストモジュール３１ｍのメモリインターフェイス３５に含まれた読出用インターフェイス３６を含んでよい。そして、読出部６０は、当該読出用インターフェイス３５を介して高速メモリ５２にアクセスしてよい。

書込用インターフェイス３６は、テスト信号を発生する機能ブロックからテスト信号を受けて、補助基板５０上の高速メモリ５２にテスト信号をあらかじめ送信する。書込用インターフェイス３６は、この送信を、テストモジュール３１ｍの動作速度で行う。すなわち、書込用インターフェイス３６は、イベントテスタ３０により発生されたテスト信号の速度に応じて（つまり、高速メモリインターフェイス２５に印加すべきテスト信号の速度より遅く）、当該テスト信号を高速メモリ５２へ送信する。高速メモリ５２は、このように事前に送られてきたテスト信号を格納する。印加部５６は、高速メモリ５２に格納されたテスト信号を、イベントテスタ３０により発生されたテスト信号の速度よりも高速で順次読み出して、高速メモリインターフェイス２５にテスト信号を印加する。これにより、印加部５６は、高速メモリインターフェイス２５のテスト仕様を満足する高速のテスト信号を、高速メモリインターフェイス２５に対して印加することができる。

高速メモリインターフェイス２５は、印加部５６により印加されたテスト信号に応答した出力信号を発生する。取得部５８は、出力信号を高速メモリインターフェイス２５から取得して、高速メモリ５２に順次書き込む。読出用インターフェイス３８は、高速メモリ５２に格納された出力信号を順次読み出して、高速メモリインターフェイス２５から出力される出力信号の速度より低速で、良否判定する機能ブロックに送る。読出用インターフェイス３８は、この転送を、テストモジュール３１ｍの動作速度で行う。すなわち、読出用インターフェイス３８は、イベントテスタ３０により受信できる出力信号の速度に応じて（つまり、高速メモリインターフェイス２５から出力された出力信号の速度より遅く）、当該出力信号をイベントテスタ３０へ送る。これにより、取得部５８は、高速メモリインターフェイス２５から出力された高速の出力信号を、イベントテスタ３０に対して良否判定させることができる。

アドレス用インターフェイス３７は、テスト信号を順次書き込むためのアドレスおよび出力信号を順次読み出すためのアドレスを発生して、高速メモリ５２に供給する。アドレス用インターフェイス３７は、このアドレスの供給を、テストモジュール３１ｍの動作速度で行う。

以上のように構成されたテストシステム３４は、高速のテストモジュールを使用しなくても、高速メモリインターフェイス２５のテストを実施できる。すなわち、テストシステム３４は、補助基板５０上に設けられた高速メモリ５２と高速メモリインターフェイス２５との間の送受信を、高速メモリインターフェイス２５のテストに必要な速度で行い、テストモジュール３１ｍと高速メモリ５２間の信号の送受信を中低速で行うので、高速動作をするテストモジュールを必要としない。

これにより、テストシステム３４は、安価な構成により高速のデバイスをテストすることができる。一例として、５０ＭＨｚ程度の動作速度のテストモジュール３１を用いて、５００ＭＨｚ程度の動作速度の高速ＩＣデバイス（例えば、５００ＭＨｚ程度の高速メモリインターフェイス２５を有するシステムＩＣ２０）をテストする場合であれば、テストシステム３４は、高速メモリインターフェイス２５と同等あるいはそれ以上の動作速度を有する比較的安価に入手できる高速メモリ５２を備えればよい。一方、仮にテストモジュール３１自体の動作速度を５００ＭＨｚ程度にする場合には、テストシステム３４は、多くの高速の機能ブロックを内部に有する必要があり、極めて高価になる。すなわち、テストシステム３４によれば、安価な高速メモリ５２を用いて高速テストを実現することができ、この結果、テストコストを大幅に減少させることができる。さらに、テストシステム３４によれば、イベントテスタ３０の各テストモジュール３１は互いに非同期で動作できるので、上記の高速メモリインターフェイス２５に対する信号の授受の間に、機能論理ブロック２２に対するテストを並行して同時に実施できる。

図４は、本実施形態に係るイベントテスタ３０の構成の一例を示す。イベントテスタ３０は、複数のテストモジュール３１と、ホストコンピュータ７２と、バスインターフェイス７３とを有する。なお、図４には１つのテストモジュール３１しか示されていないが、イベントテスタ３０は、システムＩＣ２０のピン数に応じた複数のテストモジュール３１を有してよい。また、図４にはメモリインターフェイス３５が示されているが、高速メモリインターフェイス２５に対してテスト信号または出力信号の送受をしないテストモジュール３１は、メモリインターフェイス３５を有さなくてよい。

ホストコンピュータ７２は、一例として、ＵＮＩＸ、Ｗｉｎｄｏｗｓ（登録商標）、あるいはＬｉｎｕｘのようなオペレーティングシステムを有したワークステーションである。ホストコンピュータ７２は、例えばユーザインターフェイスとして機能し、ユーザによるテストの開始および停止、テストプログラムおよび他のテスト条件のロード、イベントのモニターおよびエディット、テスト結果解析をする。ホストコンピュータ７２は、システムバス７４およびバスインターフェイス７３を介して、テストモジュール３１と接続する。

テストモジュール３１は、内部バス７５と、プロセッサ７８と、不良メモリロジック７７と、イベントメモリ７９と、イベント加算ロジック８２と、イベント発生器８４と、ドライバ・コンパレータ８６と、メモリインターフェイス３５とを含む。

内部バス７５は、テストモジュール３１内の各ハードウエア同士を接続する。テストモジュール３１の各機能ブロックは、当該内部バス７５を介して他の機能ブロックと接続する。プロセッサ７８は、ホストコンピュータ７２からのテストプログラムとテスト条件に基づいて、当該テストモジュール３１内の各機能ブロックに指令を与える。テストモジュール３１のそれぞれは、プロセッサ７８を含むことにより、当該テストモジュール３１を他のテストモジュール３１から独立して動作させることができる。これにより、イベントテスタ３０は、各テストモジュール３１を互いに非同期で動作させることができる。不良メモリロジック７７は、システムＩＣ２０の不良情報等のテスト結果を、プロセッサ７８により指定されたアドレスに蓄積する。不良メモリロジック７７に蓄積した情報は、被試験デバイスの不良解析段階で使用される。

イベントメモリ７９は、各イベントのタイミングデータとイベントタイプデータを格納する。プロセッサ７８は、イベントメモリ７９にアドレスデータを供給する。イベントメモリ７９は、一例として、イベントカウントメモリ８０とイベントバーニヤメモリ８１とを有する。イベントカウントメモリ８０は、基準クロックの整数倍であるタイミングデータを格納する。イベントバーニヤメモリ８１は、基準クロックの端数倍のタイミングデータを格納する。

イベント加算ロジック８２は、イベントカウントメモリ８０およびイベントバーニヤメモリ８１からのタイミングデータに基づいて各イベントの総合的なタイミングを示すデータを生成する。イベント加算ロジック８２は、整数倍タイミングデータおよび端数倍タイミングデータを累積することにより総合的なタイミングデータを生成する。イベント加算ロジック８２は、タイミングをオフセットし、またはスケーリングすることにより、イベントを編集、変更してもよい。

イベント発生器８４は、イベント加算ロジック８２からの総合タイミングデータに基づいてイベントを発生して、テスト信号を生成する。イベント発生器８４は、生成したテスト信号を、ドライバ・コンパレータ８６を介してシステムＩＣ２０に供給する。補助基板５０上の高速メモリ５２を経由して高速メモリインターフェイス２５をテストする場合には、イベント発生器８４は、生成したテスト信号を、さらに、メモリインターフェイス３５を介して、低速度で高速メモリ５２に供給する。

図５は、本実施形態のテストシステム３４により、システムＩＣ２０に含まれる高速メモリインターフェイス２５および機能論理ブロック２２を並行してテストする場合におけるテスト手順の一例を示す。

まず、ステップＳ１において、被試験デバイスの一例としての高速メモリインターフェイス２５のテストをすることを目的として、テストシステム３４は、イベントテスタ３０によりテスト信号を発生して、高速メモリ５２に書き込む。

ステップＳ１が終了すると、次のステップＳ２において、テストシステム３４は、高速メモリ５２からテスト信号を高速で読み出して、高速メモリインターフェイス２５に実時間でテスト信号を印加する。これと並行して、ステップＳ２において、テストシステム３４は、第２の被試験デバイスの一例としての機能論理ブロック２２のテストを実施する。ここで、機能論理ブロック２２は、高速メモリインターフェイス２５のように高速動作をしない。テストシステム３４は、イベントテスタ３０により発生したテスト信号を機能論理ブロック２２に直接に印加し、当該機能論理ブロック２２からの応答出力を直接にイベントテスタ３０に伝達して、当該機能論理ブロック２２を良否判定する。また、高速メモリインターフェイス２５および機能論理ブロック２２のテストに用いるそれぞれのテスト信号は互いに非同期であってよい。

次のステップＳ３において、高速メモリインターフェイス２５は、印加されたテスト信号に応答した出力信号を発生する。テストシステム３４は、この出力信号を高速メモリ５２に高速に書き込む。これと並行して、ステップＳ３において、テストシステム３４は、機能論理ブロック２２に対してステップＳ２と別のテストを実施する。この場合において、イベントテスタ３０は、イベントテスタ３０により発生したテスト信号を機能論理ブロック２２に直接に印加し、当該機能論理ブロック２２からの応答出力を直接にイベントテスタ３０に伝達して、当該機能論理ブロック２２を良否判定する。

ステップＳ３が終了すると次のステップＳ４において、テストシステム３４は、高速メモリ５２から出力信号を低速度で読み出して、イベントテスタ３０により良否判定する。このように、テストシステム３４によれば、各テストモジュール３１を互いに非同期で動作させることができるイベントテスタ３０を用いるので、異なる被試験デバイスを非同期で並行して同時にテストできる。なお、テストシステム３４は、被試験デバイスとしてのシステムＩＣ２０に含まれる、高速メモリインターフェイス２５と機能論理ブロック２２とに加えて、他の機能コア、メモリおよびプロセッサも同時に並行してテストしてよい。また、システムＩＣ２０内における複数のデバイスのテストを実行する例を示したが、本実施形態は、異なるチップによる異なる複数のＩＣデバイスをテストしてもよい。

以上説明したように、テストシステム３４によれば、高速の被試験デバイスであるシステムＩＣ２０を、高価なテストモジュールを有さないイベントテスタ３０によりテストすることができる。したがって、テストシステム３４によれば、システムＩＣ２０の高速メモリインターフェイス２５のような高速動作をする被試験デバイスを、安価な構成によりテストできるので、全体としてのテストコストを大幅に減少することができる。また、テストシステム３４よれば、テスト信号および出力信号を非同期で取り扱うことができるので、システムＩＣ２０のように内部の機能コアが互いに非同期で動作するような被試験デバイスを、高速テストモジュールを有さないイベントテスタ３０により高速にテストできる。すなわち、テストシステム３４によれば、イベントテスタ３０により非同期のテスト信号を発生して、２以上の異なるＩＣデバイスを同時に並行してテストすることができる。以上のような特徴を有するので、テストシステム３４によれば、テストコストの低下およびシステム構成の小型化を実現できる。

図６は、本実施形態の第１変形例に係るテストシステム３４の構成を示す。第１変形例に係るテストシステム３４は、図３に示すテストシステム３４とほぼ同一の構成及び機能を有するので、以下相違点を除き説明を省略する。本変形例に係るイベントテスタ３０は、テストモジュール３１が実装されたイベントカードが挿入される複数の標準スロット３９を有する。テストモジュール３１が実装されたイベントカードは、試験対象とするシステムＩＣ２０のピンに対応する標準スロット３９に挿入される。標準スロット３９は、一例として、ＰＸＩ標準に基づく寸法およびピン配置であってよい。このようなテストシステム３４によれば、極めて小型で低価格で様々な被試験デバイスを試験することができる。

図７は、本実施形態の第２変形例に係るテストシステム３４の構成を示す。第２変形例に係るテストシステム３４は、図３に示すテストシステム３４とほぼ同一の構成及び機能を有するので、以下相違点を除き説明を省略する。本変形例に係る高速メモリ５２は、第１メモリ１０２と、第２メモリ１０４とを有する。第１メモリ１０２および第２メモリ１０４は、それぞれが独立に外部からアクセスがされる。

まず、書込部５４は、イベントテスタ３０により発生された第１試験におけるテスト信号を第１メモリ１０２に順次書き込む。次に、印加部５６は、第１メモリ１０２による第１試験におけるテスト信号の書き込みが完了した後、第１試験におけるテスト信号を第１メモリ１０２から順次読み出して、システムＩＣ２０に印加する。取得部５８は、第１試験におけるテスト信号に応答してシステムＩＣ２０から出力される出力信号を、第１メモリ１０２に順次書き込む。

また、書込部５４は、第１試験におけるテスト信号の第１メモリ１０２への書き込みが完了した後であって、第１試験におけるテスト信号のシステムＩＣ２０への印加が完了する前に、イベントテスタ３０により発生された第２試験におけるテスト信号を第２メモリ１０４に書き込む。書込部５４は、一例として、印加部５６により第１試験におけるテスト信号をシステムＩＣ２０に印加している最中に、第２試験におけるテスト信号を第２メモリ１０４に書き込んでよい。次に、印加部５６は、第１試験におけるテスト信号のシステムＩＣ２０への印加が完了した後、第２試験におけるテスト信号を第２メモリ１０４から順次読み出して、システムＩＣ２０に印加する。取得部５８は、第２試験におけるテスト信号に応答してシステムＩＣ２０から出力される出力信号を取得して、第２メモリ１０４に順次書き込む。そして、読出部６０は、第１試験におけるテスト信号に応答してシステムＩＣ２０から出力される出力信号の第１メモリ１０２への書き込みが完了した後、書き込まれた出力信号を当該第１メモリ１０２から順次読み出して、イベントテスタ３０に送る。

以上のように第２変形例に係るテストシステム３４は、第１試験におけるテスト信号を第１メモリ１０２からシステムＩＣ２０に対して印加している最中に、第２試験におけるテスト信号をイベントテスタ３０から第２メモリ１０４に転送し、また、第１試験における出力信号をシステムＩＣ２０から第２メモリ１０４に取得している最中に、第１試験におけるテスト信号を第１メモリ１０２からイベントテスタ３０に転送する。これにより、第２変形例に係るテストシステム３４によれば、イベントテスタ３０と高速メモリ５２との間の情報転送量を増やすことができる。この結果、テストシステム３４によれば、より低速のテスト信号を発生するテストモジュール３１を用いること、また、より高速のシステムＩＣ２０を試験することができる。

図８は、本実施形態の第３変形例に係るテストシステム３４の構成を示す。第３変形例に係るテストシステム３４は、図３に示すテストシステム３４とほぼ同一の構成及び機能を有するので、以下相違点を除き説明を省略する。本変形例に係る高速メモリ５２は、テスト信号を格納する書込用メモリ１１２と、出力信号を格納する読出用メモリ１１４とを有する。書込部５４は、イベントテスタ３０により発生されたシステムＩＣ２０に印加するテスト信号を受けて、書込用メモリ１１２に順次書き込む。印加部５６は、書込用メモリ１１２に書き込まれたテスト信号を、イベントテスタ３０により発生されたテスト信号の速度より高速で当該書込用メモリ１１２から順次読み出して、システムＩＣ２０に印加する。取得部５８は、印加されたテスト信号に応答してシステムＩＣ２０から出力される出力信号を取得して、読出用メモリ１１４に順次書き込む。読出部６０は、書き込まれた出力信号を読出用メモリ１１４から順次読み出して、システムＩＣ２０から出力される出力信号の速度より低速でイベントテスタ３０に送る。以上のように第３変形例に係るテストシステム３４は、テスト信号と出力信号とを異なるメモリに格納する。これにより第３変形例に係るテストシステム３４によれば、高速メモリ５２に対するアクセスを容易とすることができる。この結果、テストシステム３４によれば、テストモジュール３１の処理負担を軽減することができる。

図９は、本実施形態の第４変形例に係るテストシステム３４の構成を示す。第４変形例に係るテストシステム３４は、図３に示すテストシステム３４とほぼ同一の構成及び機能を有するので、以下相違点を除き説明を省略する。なお、図９中には書込用メモリ１１２と読出用メモリ１１４とを含んだ高速メモリ５２を示すが、第４変形例に係る高速メモリ５２は、書込用メモリ１１２および読出用メモリ１１４を含まなくてもよい。

本変形例に係るテストシステム３４は、期待値メモリ１２２と、比較部１２４と、第１アドレス記憶部１２６とを更に備える。期待値メモリ１２２は、出力信号の期待値を示す期待値信号を記憶する。イベントテスタ３０は、テスト信号を発生するとともに、当該テスト信号をシステムＩＣ２０に印加したことに応じて出力されるべき期待値信号を発生する。書込部５４は、イベントテスタ３０より発生されたテスト信号を高速メモリ５２に書き込むとともに、イベントテスタ３０より発生された期待値信号を期待値メモリ１２２に書き込む。

比較部１２４は、高速メモリ５２に書き込まれた出力信号と、期待値メモリ１２２に書き込まれた期待値信号とを比較する。第１アドレス記憶部１２６は、比較部１２４による比較結果に基づき、期待値信号と一致しない出力信号の高速メモリ５２上におけるアドレスを記憶する。そして、読出部６０は、第１アドレス記憶部１２６に記憶されたアドレスに書き込まれた出力信号、すなわち、期待値信号と一致しない出力信号を、高速メモリ５２から読み出して、イベントテスタ３０に送る。以上のように第４変形例に係るテストシステム３４は、期待値信号と一致しない出力信号をイベントテスタ３０に送る。これにより、第４変形例に係るテストシステム３４によれば、イベントテスタ３０と高速メモリ５２との間の出力信号の転送量を少なくすることができる。この結果、テストシステム３４によれば、より低速のテスト信号を発生するテストモジュール３１を用いること、また、より高速のシステムＩＣ２０を試験することができる。

なお、期待値メモリ１２２は、高速メモリ５２における出力信号が書き込まれる領域と共通するアドレス構造を有してよい。さらに、書込部５４は、高速メモリ５２上の出力信号が書き込まれるアドレスと対応する期待値メモリ１２２上のアドレスに、当該出力信号に対応する期待値を書き込んでよい。これにより、比較部１２４は、出力信号と期待値信号との比較処理負担が軽減する。

図１０は、本実施形態の第５変形例に係るテストシステム３４の構成を示す。第５変形例に係るテストシステム３４は、図３に示すテストシステム３４とほぼ同一の構成及び機能を有するので、以下相違点を除き説明を省略する。なお、図１０中には書込用メモリ１１２と読出用メモリ１１４とを含んだ高速メモリ５２を示すが、第５変形例に係る高速メモリ５２は、書込用メモリ１１２および読出用メモリ１１４を含まなくてもよい。

本変形例に係るテストシステム３４は、変化検出部１３２と、第２アドレス記憶部１３４とを更に備える。変化検出部１３２は、高速メモリ５２に書き込まれる出力信号の変化を検出する。第２アドレス記憶部１３４は、変化後の出力信号が書き込まれた高速メモリ５２上におけるアドレスを記憶する。期待値メモリ１２２、比較部１２４および第１アドレス記憶部１２６は、高速メモリ５２にとともに補助基板５０上に搭載されてよい。

そして、読出部６０は、第２アドレス記憶部に記憶されたアドレスに書き込まれた出力信号を、高速メモリ５２から読み出して、イベントテスタ３０に送る。このように第５変形例に係るテストシステム３４は、出力信号の変化点の出力信号をイベントテスタ３０に送り、変化が無い場合における出力信号をイベントテスタ３０に送らない。これにより、本変形例に係るテストシステム３４によれば、イベントテスタ３０と高速メモリ５２との間の出力信号の転送量を少なくすることができる。この結果、テストシステム３４によれば、より低速のテスト信号を発生するテストモジュール３１を用いること、また、より高速のシステムＩＣ２０を試験することができる。

なお、アドレス記憶部１３４は、出力信号が読み出されると、対応するアドレスを消去してよい。これにより、アドレス記憶部１３４は、記憶領域を効率よく使用することができる。また、アドレス記憶部１３４は、一例として、高速メモリ５２上の出力信号が書き込まれたアドレスを示すフラグを記憶してよい。そして、読出部６０は、高速メモリ５２のフラグにより示されたアドレスにアクセスして、出力信号を読み出してよい。

図１１は、本実施形態の第６変形例に係るテストシステム３４の構成を示す。第６変形例に係るテストシステム３４は、図３に示すテストシステム３４とほぼ同一の構成及び機能を有するので、以下相違点を除き説明を省略する。なお、図１１中には書込用メモリ１１２と読出用メモリ１１４とを含んだ高速メモリ５２を示すが、第６変形例に係る高速メモリ５２は、書込用メモリ１１２および読出用メモリ１１４を含まなくてもよい。

本変形例に係るテストシステム３４は、遅延量変更部１４２を更に備える。遅延量変更部１４２は、システムＩＣ２０と高速メモリ５２との間を伝送するデータと、当該データのクロックを示す信号との相対的な遅延量を変更する。遅延量変更部１４２は、システムＩＣ２０により発生されたクロック（またはストローブ）を遅延してよい。また、遅延量変更部１４２は、システムＩＣ２０と高速メモリ５２との間を伝送するデータ（テスト信号及び／又は出力信号）を遅延してもよい。遅延量変更部１４２は、イベントテスタ３０により遅延量を制御される。

イベントテスタ３０は、遅延量を変更しながらシステムＩＣ２０を良否判定し、当該良否判定の結果に基づきデータとクロックを示す信号との遅延量のマージンを計測する。イベントテスタ３０は、一例として、遅延量を順次大きくしながら（または順次小さくしながら）、それぞれの遅延量において良否を判定する。そして、イベントテスタ３０は、良品と判定される遅延量と、不良と判定される遅延量との境界の遅延量を検出して、境界の間に挟まれる良品の期間をマージンとしてよい。このような第６変形例に係るテストシステム３４によれば、システムＩＣ２０に対する入出力タイミングマージンを試験することができる。

なお、遅延量変更部１４２は、高速メモリ５２からシステムＩＣ２０に対して送信されるデータについての遅延量と、システムＩＣ２０から高速メモリ５２に対して送信されるデータについての遅延量とを、それぞれ独立に変更してよい。これにより、第６変形例に係るテストシステム３４によれば、システムＩＣ２０に対して入力されるデータのタイミングマージンと、システムＩＣから出力されるデータのタイミングマージンとをそれぞれ独立に計測することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (27)

1. イベントテスタを用いて被試験デバイスをテストするテスト方法であって、
   上記イベントテスタにより発生された上記被試験デバイスに印加するテスト信号を受けて、メモリに順次書き込む書込ステップと、
   書き込まれた上記テスト信号を、上記イベントテスタにより発生された上記テスト信号の速度より高速で順次上記メモリから読み出して、上記被試験デバイスに印加する印加ステップと
   を備えるテスト方法。
2. 印加された上記テスト信号に応答して上記被試験デバイスから出力される出力信号を取得して、上記イベントテスタにより発生された上記テスト信号の速度より高速で上記メモリに順次書き込む取得ステップと、
   書き込まれた上記出力信号を上記メモリから順次読み出して、上記被試験デバイスから出力される出力信号の速度より低速で上記イベントテスタに送る読出ステップと、
   送られた上記出力信号を上記イベントテスタにより良否判定する良否判定ステップと
   を更に備える請求項１に記載のテスト方法。
3. 上記書込ステップは、上記イベントテスタに備えられたメモリインターフェイスを介して、上記メモリにアクセスするステップを有する、請求項２に記載のテスト方法。
4. 上記読出ステップは、上記イベントテスタに備えられたメモリインターフェイスを介して、上記メモリにアクセスするステップを有する、請求項２に記載のテスト方法。
5. 上記被試験デバイスのテストの実行と並行して、第２の被試験デバイスに上記イベントテスタによりテスト信号を直接に印加し、当該試験デバイスの応答出力を直接に上記イベントテスタに伝達して、当該第２の被試験デバイスを良否判定するステップをさらに有する、請求項２に記載のテスト方法。
6. 上記被試験デバイスのテストと上記第２の被試験デバイスのテストは並行に同時に実行し、それらのテストに用いるそれぞれのテスト信号は互いに非同期である、請求項５に記載のテスト方法。
7. 上記被試験デバイスと上記第２の被試験デバイスは同一のシステムＩＣに備えられており、上記被試験デバイスは当該システムＩＣのメモリインターフェイスであり、上記第２の被試験デバイスは当該システムＩＣの機能論理ブロックである、請求項５に記載のテスト方法。
8. イベントテスタを用いて被試験デバイスをテストするテスト方法であって、
   印加されたテスト信号に応答して上記被試験デバイスから出力される出力信号を取得して、上記イベントテスタにより発生された上記テスト信号の速度より高速で上記メモリに順次書き込む取得ステップと、
   書き込まれた上記出力信号を上記メモリから順次読み出して、上記被試験デバイスから出力される出力信号の速度より低速で上記イベントテスタに送る読出ステップと、
   送られた上記出力信号を上記イベントテスタにより良否判定する良否判定ステップと
   を備えるテスト方法。
9. イベントテスタを用いて被試験デバイスをテストするテストシステムであって、
   上記被試験デバイスを搭載するパフォーマンスボードと、
   上記イベントテスタと上記被試験デバイスとの間に接続されるメモリと、
   上記イベントテスタにより発生された上記被試験デバイスに印加するテスト信号を受けて、上記メモリに順次書き込む書込部と、
   書き込まれた上記テスト信号を、上記イベントテスタにより発生された上記テスト信号の速度より高速で上記メモリから順次読み出して、上記被試験デバイスに印加する印加部と
   を備えるテストシステム。
10. 印加された上記テスト信号に応答して上記被試験デバイスから出力される出力信号を取得して、上記メモリに順次書き込む取得部と、
    書き込まれた上記出力信号を上記メモリから順次読み出して、上記被試験デバイスから出力される出力信号の速度より低速で上記イベントテスタに送る読出部と
    を更に備え、
    送られた上記出力信号を上記イベントテスタにより良否判定する請求項９に記載のテストシステム。
11. 上記メモリは、上記被試験デバイスの動作速度と同等の動作速度を有する請求項１０に記載のテストシステム。
12. 上記書込部は、上記イベントテスタに備えられたメモリインターフェイスを含み、当該メモリインターフェイスを介して、上記メモリにアクセスする、請求項１０に記載のテストシステム。
13. 上記イベントテスタは、複数のテストモジュールを有し、
    上記書込部は、上記複数のテストモジュールの中の所定のテストモジュールに備えられたメモリインターフェイスを含み、当該メモリインターフェイスを介して、上記メモリにアクセスする、請求項１０に記載のテストシステム。
14. 上記読出部は、上記イベントテスタに備えられたメモリインターフェイスを含み、当該メモリインターフェイスを介して、上記メモリにアクセスする、請求項１０に記載のテストシステム。
15. 上記イベントテスタは、複数のテストモジュールを有し、
    上記読出部は、上記複数のテストモジュールの中の所定のテストモジュールに備えられたメモリインターフェイスを含み、当該メモリインターフェイスを介して、上記メモリを低速でアクセスする、請求項１０に記載のテストシステム。
16. 上記被試験デバイスのテストの実行と並行して、第２の被試験デバイスに上記イベントテスタによりテスト信号を直接に印加し、当該第２の被試験デバイスの応答出力を直接に上記イベントテスタに伝達して、当該第２の被試験デバイスを良否判定する、請求項１０に記載のテストシステム。
17. 上記被試験デバイスのテストと上記第２の被試験デバイスのテストは並行に同時に実行し、それらのテストに用いるそれぞれのテスト信号は互いに非同期である、請求項１６に記載のテストシステム。
18. 上記被試験デバイスと上記第２の被試験デバイスは同一のシステムＩＣに備えられており、上記被試験デバイスは当該システムＩＣのメモリインターフェイスであり、上記第２の被試験デバイスは当該システムＩＣの機能論理ブロックである、請求項１６に記載のテストシステム。
19. 上記メモリは、上記イベントテスタにより発生できるテスト信号の最大の速度が上記被試験デバイスに印加すべきテスト信号よりも遅い場合に、上記イベントテスタと上記被試験デバイスとの間に接続される
    請求項１０に記載のテストシステム。
20. 上記メモリは、第１メモリと第２メモリとを有し、
    上記印加部は、第１試験におけるテスト信号を上記第１メモリから順次読み出して、上記被試験デバイスに印加し、
    上記取得部は、第１試験におけるテスト信号に応答して上記被試験デバイスから出力される出力信号を取得して、上記第１メモリに順次書き込み、
    上記書込部は、上記第１試験におけるテスト信号の上記被試験デバイスへの印加が完了する前に、上記イベントテスタにより発生された第２試験におけるテスト信号を上記第２メモリに書き込み、
    上記印加部は、上記第１試験におけるテスト信号の上記被試験デバイスへの印加が完了した後、上記第２試験におけるテスト信号を上記第２メモリから順次読み出して、上記被試験デバイスに印加し、
    上記取得部は、上記第２試験におけるテスト信号に応答して上記被試験デバイスから出力される出力信号を取得して、上記第２メモリに順次書き込み、
    上記読出部は、第１試験におけるテスト信号に応答して上記被試験デバイスから出力される出力信号の上記第１メモリへの書き込みが完了した後、書き込まれた上記出力信号を当該第１メモリから順次読み出して、上記イベントテスタに送る
    請求項１０に記載のテストシステム。
21. 上記出力信号の期待値を示す期待値信号を記憶する期待値メモリと、
    上記メモリに書き込まれた出力信号と、上記期待値メモリに書き込まれた期待値信号とを比較する比較部と
    を更に備え、
    上記イベントテスタは、上記テスト信号および上記期待信号を発生し、
    上記書込部は、上記テスト信号を上記メモリに書き込むとともに、上記期待値信号を上記期待値メモリに書き込み、
    上記読出部は、上記期待値信号と一致しない上記出力信号を上記メモリから読み出して、上記イベントテスタに送る
    請求項１０に記載のテストシステム。
22. 上記出力信号の変化を検出する変化検出部と、
    変化後の上記出力信号が書き込まれた上記メモリ上におけるアドレスを記憶するアドレス記憶部と
    を更に備え、
    上記読出部は、上記アドレス記憶部に記憶されたアドレスに書き込まれた上記出力信号を、上記メモリから読み出す
    請求項１０に記載のテストシステム。
23. 上記被試験デバイスと上記メモリとの間を伝送するデータと、当該データのクロックを示す信号との相対的な遅延量を変更する遅延量変更部を更に備え、
    上記イベントテスタは、上記遅延量を変更しながら上記被試験デバイスを良否判定し、当該良否判定の結果に基づき上記データと上記クロックを示す信号との遅延量のマージンを計測する
    請求項１０に記載のテストシステム。
24. 上記被試験デバイスは、機能論理ブロックと、当該機能論理ブロックが上記メモリと信号を授受するためのメモリインターフェイスとを含み、
    上記書込部は、試験開始前に上記メモリに対して初期値を書き込み、当該初期値が書き込まれた上記メモリに対して上記イベントテスタにより発生された上記テスト信号を書き込む
    請求項１０に記載のテストシステム。
25. イベントテスタを用いて被試験デバイスをテストするテストシステムであって、
    上記被試験デバイスを搭載するパフォーマンスボードと、
    上記イベントテスタと上記被試験デバイスとの間に接続されるメモリと、
    印加されたテスト信号に応答して上記被試験デバイスから出力される出力信号を取得して、上記メモリに順次書き込む取得部と、
    書き込まれた上記出力信号を上記メモリから順次読み出して、上記被試験デバイスから出力される出力信号の速度より低速で上記イベントテスタに送る読出部と
    を備え、
    送られた上記出力信号を上記イベントテスタにより良否判定するテストシステム。
26. イベントテスタを用いてパフォーマンスボード上に搭載された被試験デバイスをテストするテストシステムに用いられ、上記イベントテスタにより発生できるテスト信号の最大の速度が上記被試験デバイスに印加すべきテスト信号よりも遅い場合に、上記パフォーマンスボード上に搭載される補助基板であって、
    上記イベントテスタと上記被試験デバイスとの間に接続され、上記被試験デバイスに印加するテスト信号が書き込まれるメモリと、
    書き込まれた上記テスト信号を、上記イベントテスタにより発生された上記テスト信号の速度より高速で上記メモリから順次読み出して、上記被試験デバイスに印加する印加部と
    を備え、
    上記テストシステムは、
    上記イベントテスタにより発生された上記被試験デバイスに印加するテスト信号を受けて、上記メモリに順次書き込む書込部
    を備える
    補助基板。
27. イベントテスタを用いてパフォーマンスボード上に搭載された被試験デバイスをテストするテストシステムに用いられ、上記イベントテスタにより発生できるテスト信号の最大の速度が上記被試験デバイスに印加すべきテスト信号よりも遅い場合に、上記パフォーマンスボード上に搭載される補助基板であって、
    上記イベントテスタと上記被試験デバイスとの間に接続され、上記被試験デバイスに印加するテスト信号が書き込まれるメモリと、
    印加されたテスト信号に応答して上記被試験デバイスから出力される出力信号を取得して、上記メモリに順次書き込む取得部と
    を備え、
    上記テストシステムは、
    書き込まれた上記出力信号を上記メモリから順次読み出して、上記被試験デバイスから出力される出力信号の速度より低速で上記イベントテスタに送る読出部
    を備える
    補助基板。

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