JPWO2006006244A1 - 高出力増幅器 - Google Patents

Abstract

増幅素子３の出力電力に応じて、最終段の増幅素子３と出力端子８間に接続されている出力整合回路５の整合条件を変更する。これにより、最大出力時の効率を低減することなく、低出力時の効率を大幅に高めることができる。また、ＤＣ−ＤＣコンバータを搭載する必要がないので、大型化やコスト高の発生を防止することができる。

Description

この発明は、入力信号を増幅して出力する高出力増幅器に関するものである。

一般的に高出力増幅器は、入力電力が大きくなるにしたがって出力電力が増加し、ある出力電力で飽和する特性を有している。
高出力増幅器の効率は、飽和付近で高く、低出力時は効率が低くなるという特性を有している。
したがって、高出力増幅器は、低出力時の効率が低くなるという課題を有している。

Ｗ−ＣＤＭＡやＮ−ＣＤＭＡなどの通信方式を採用している携帯電話においては、携帯電話の基地局からの距離や電波環境に応じて出力電力が制御されるが、最大出力電力を送信している時間は短く、むしろ、最大出力から１０〜１５ｄＢ程度低い出力電力を送信している確率の方が高い。
そのため、携帯電話に用いる高出力増幅器は、通話時間を延ばすために、最大出力時の効率だけではなく、１０〜１５ｄＢ程度低い出力電力時の効率を高める（消費電力を少なくする）ことが求められている。

従来の高出力増幅器は、アイドル電流を小さくする設計を行うことによって低出力時の効率を高める工夫がなされている。
しかし、これだけでは不十分であるため、増幅素子のドレイン電圧やコレクタ電圧を出力電力に応じて制御することによって、低出力時の効率を高める高出力増幅器が提案されている（例えば、非特許文献１を参照）。
具体的には下記の通りである。

入力端子から入力した信号は、ＤＣカットキャパシタ、キャパシタ及びインダクタから構成される入力整合回路を介して増幅素子に入力されて増幅され、増幅素子から出力された信号は、ＤＣカットキャパシタ、キャパシタ及びインダクタから構成される出力整合回路を介して出力端子より出力される。
低出力電力時においては、可変抵抗値を変化させてＤＣ−ＤＣコンバータから出力される電圧を低くすることによって、低出力時の高出力増幅器の効率を高めている。

Ｔ．Ｂ．Ｎｉｓｈｉｍｕｒａ、Ｎ．Ｉｗａｔａ、Ｇ．Ｈａｕ著 "ＩＥＥＥ ＭＴＴ−Ｓ Ｓｙｍｐ．Ｄｉｇｅｓｔ，１９９９，ｐｐ．１０９１−１０９４"

従来の高出力増幅器は以上のように構成されているので、可変抵抗値を変化させてＤＣ−ＤＣコンバータから出力される電圧を低くすることにより、低出力時における効率をある程度改善することができる。しかし、ＤＣ−ＤＣコンバータは大きな部品であるため、小型化が難しく、コスト高を招く課題があった。また、ＤＣ−ＤＣコンバータ自体の効率が全体の効率を下げる要因になり、低出力時の効率の改善効果が少ないなどの課題があった。

この発明は上記のような課題を解決するためになされたもので、コスト高や大型化を招くことなく、低出力時の効率を高めることができる高出力増幅器を得ることを目的とする。

この発明に係る高出力増幅器は、増幅素子の出力電力に応じて、最終段の増幅素子と出力端子間に接続されている整合回路の整合条件を変更するようにしたものである。

このことによって、コスト高や大型化を招くことなく、低出力時の効率を高めることができるなどの効果がある。

この発明の実施の形態１による高出力増幅器を示す構成図である。 この発明の実施の形態１による高出力増幅器の出力整合回路の内部構成を示す構成図である。 最終段の増幅素子の最適出力負荷インピーダンスの出力電力による変化を示す説明図である。 最適インピーダンスの場合の効率とＡＣＰＲを示す説明図である。 この発明の実施の形態２による高出力増幅器の出力整合回路の内部構成を示す構成図である。 この発明の実施の形態３による高出力増幅器の出力整合回路の内部構成を示す構成図である。 この発明の実施の形態４による高出力増幅器のスイッチの内部構成を示す構成図である。 この発明の実施の形態５による高出力増幅器のスイッチの内部構成を示す構成図である。 回路電圧の計算結果を示す説明図である。 この発明の実施の形態６による高出力増幅器のスイッチの内部構成を示す構成図である。 この発明の実施の形態７による高出力増幅器を示す構成図である。 この発明の実施の形態８による高出力増幅器を示す構成図である。 この発明の実施の形態９による高出力増幅器を示す構成図である。 入力整合回路の内部構成を示す構成図である。 入力整合回路の内部構成を示す構成図である。 入力整合回路の内部構成を示す構成図である。 ベース電圧を低くして、アイドルコレクタ電流を低くした場合の高出力増幅器の通過位相特性の変化を示す説明図である。 ベース電圧を低くして、アイドルコレクタ電流を低くした場合の高出力増幅器の通過位相特性の変化を示す説明図である。 ベース電圧を低くして、アイドルコレクタ電流を低くした場合の高出力増幅器の通過位相特性の変化を示す説明図である。 ＣｏｎとＣｏｆｆの割合が変化したときに、スイッチがオン／オフした場合の２段ＨＢＴ高出力増幅器の通過位相の変化を示す説明図である。 ＣｏｎとＣｏｆｆの割合が変化したときに、スイッチがオン／オフした場合の２段ＨＢＴ高出力増幅器の通過位相の変化を示す説明図である。

以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。
実施の形態１．
図１はこの発明の実施の形態１による高出力増幅器を示す構成図である。

図において、入力端子１は入力信号を入力する高出力増幅器の端子であり、入力整合回路２は入力端子１と増幅素子３間に接続され、入力端子１と増幅素子３間の整合を図るものである。
増幅素子３は例えばＦＥＴ、ＨＥＭＴ、ＨＢＴ、ＢＪＴなどから構成され、入力信号を増幅して出力する。
段間整合回路４は２つの増幅素子３間に接続され、２つの増幅素子３間の整合を図るものである。

出力整合回路５は最終段の増幅素子３と出力端子間８に接続され、最終段の増幅素子３と出力端子間８の整合を図るものである。
コレクタバイアスフィード回路６は出力整合回路５に内蔵され、最終段の増幅素子３のコレクタ（またはドレイン）にバイアスを供給する。
切替機能付き整合回路７は出力整合回路５に内蔵され、制御回路１１の指示の下、出力整合回路５の整合条件を変更する。なお、切替機能付き整合回路７は整合条件変更手段を構成している。

ベースバイアス回路９は多段構成の増幅素子３のベース（またはゲート）にベースバイアス（またはゲートバイアス）電圧を供給する。
コレクタバイアス回路１０は最終段の増幅素子３を除く増幅素子３のコレクタ（またはドレイン）にコレクタバイアス（またはドレインバイアス）電圧を供給するとともに、コレクタバイアスフィード回路６を介して、最終段の増幅素子３のコレクタ（またはドレイン）にコレクタバイアス（またはドレインバイアス）電圧を供給する。
制御回路１１は増幅素子３の出力電力が低下すると、最終段の増幅素子３の出力負荷インピーダンスの虚数部が増加するように、切替機能付き整合回路７を制御する。

図２は出力整合回路５の内部構成を示す構成図であり、図において、入力端子２１は最終段の増幅素子３の出力端子と接続され、コレクタバイアス端子２２はコレクタバイアス回路１０と接続され、制御端子２３は制御回路１１と接続されている。
バイアスフィード回路６のバイパスコンデンサ２４は一端がコレクタバイアス端子２２と接続され、他端がグランドと接続されている。
バイアスフィード回路６の１／４波長線路２５は一端がコレクタバイアス端子２２と接続され、他端が入力端子２１と接続されている。

ＤＣカットキャパシタ２６とスイッチ２７の直列回路から第１のインピーダンス回路が構成され、制御回路１１の指示の下、スイッチ２７がオン／オフする。
キャパシタ２８とインダクタ２９の直列回路から第２のインピーダンス回路が構成され、第１のインピーダンス回路と並列に接続されている。
インダクタ３０及びキャパシタ３１は出力端子８と直列に接続されている。キャパシタ３２，３３は一端がインダクタ３０と接続され、他端がグランドと接続されている。

次に動作について説明する。
入力端子１から入力された信号は、入力整合回路２を介して、初段の増幅素子３に入力される。
初段の増幅素子３は、入力整合回路２から入力信号を受けると、その入力信号を増幅し、増幅後の信号を段間整合回路４を介して、次段の増幅素子３に出力する。

次段の増幅素子３から最終段の増幅素子３は、前段の増幅素子３から段間整合回路４を介して信号を受けると、初段の増幅素子３と同様にして信号を増幅して出力する。
最終段の増幅素子３から出力された信号は、出力整合回路５を介して、出力端子８から出力される。

ここで、図３は最終段の増幅素子３の最適な出力負荷インピーダンスの出力電力による変化を示す計算結果である。ただし、最適出力負荷インピーダンスは、規格によって決められた歪の仕様を満足する範囲で、効率が最も高くなる出力負荷インピーダンスのことである。
計算に用いられている増幅素子３は、ＩｎＧａＰ ＨＢＴ（３２フィンガー、１フィンガーは４×２０μｍ^２）であり、バイアス条件はＶｃ＝３．５Ｖ、アイドルコレクタ電流はＩｃｑ＝１８ｍＡ、周波数は１．９５ＧＨｚであり、Ｗ−ＣＤＭＡ携帯電話端末に対する変調波を用いている。

図３の例では、最適出力負荷インピーダンスは、Ｗ−ＣＤＭＡ変調波に対するそれぞれの出力において、ＡＣＰＲ＜−３８ｄＢｃで最大効率が得られるインピーダンスである。ＡＣＰＲは歪特性である。
また、最適出力負荷インピーダンスは、最大出力２５ｄＢｍに対して、出力電力が小さくなるにしたがってインピーダンスの虚数部が大きくなる方向へ移動している。

図４はぞれぞれの出力電力において、図３の最適出力負荷インピーダンスの場合の効率とＡＣＰＲの値を示す計算結果である。
図４のＩｃｑ Ｃｏｎｓｔは、ベース電圧が一定（Ｉｃｑが一定）である条件での計算結果であり、Ｉｃｑ Ｃｏｎｔｒｏｌは、ＡＣＰＲ＜−３８ｄＢｃを満足する範囲で、アイドルコレクタ電流Ｉｃｑを少なく制御した場合の結果である。

例えば、出力電力が２５ｄＢｍである時の最適出力負荷インピーダンスが維持されている状態で、出力電力が１４ｄＢだけ低下し、出力電力が１１ｄＢｍになったときの効率は９％になる。
したがって、図４より、出力電力が低下したとき、出力負荷インピーダンスの虚数部を増加する方向に変化させることにより（図３を参照）、出力電力１１ｄＢｍの最適インピーダンスを実現すると、効率を９％から１８％に改善することができることが分かる。

そこで、この実施の形態１では、制御回路１１が増幅素子３の出力電力を監視し、その出力電力が低下すると、最終段の増幅素子３の出力負荷インピーダンスの虚数部が増加するように、切替機能付き整合回路７を制御するようにしている。ここでは、最終段の増幅素子３の出力電力を監視するものを想定しているが、他の増幅素子３の出力電力を監視するようにしてもよい。
具体的には下記の通りである。

まず、出力整合回路５の入力端子２１には、バイパスコンデンサ２４と１／４波長線路２５で構成されているコレクタバイアスフィード回路６が接続されているが、コレクタバイアスフィード回路６は、使用周波数において、バイパスコンデンサ２４のところでショートのインピーダンスを１／４波長線路２５でオープンのインピーダンスとしているため、最終段の増幅素子３の出力負荷インピーダンスには影響を与えない。
そのため、最終段の増幅素子３の出力負荷インピーダンスは、切替機能付き整合回路７によって決定される。

切替機能付き整合回路７は、ＤＣカットキャパシタ２６とスイッチ２７の直列回路と、キャパシタ２８とインダクタ２９の直列回路とが並列に接続されている回路を有している。
制御回路１１は、増幅素子３の出力電力を監視し、その出力電力が所定の電力より大きいとき切替機能付き整合回路７のスイッチ２７をオンすることにより、最終段の増幅素子３の出力信号がＤＣカットキャパシタ２６を通過するようにする。この場合、キャパシタ２８とインダクタ２９には、出力信号がほとんど流れない。
一方、増幅素子３の出力電力が所定の電力より小さいとき切替機能付き整合回路７のスイッチ２７をオフすることにより、最終段の増幅素子３の出力信号がキャパシタ２８とインダクタ２９を通過するようにする。

これにより、増幅素子３の出力電力が小さくなると、その出力電力が大きい場合よりも、増幅素子３の出力負荷インピーダンスの虚数部が増加することになる。
したがって、スイッチ２７がオンされる状況下では、最大出力時の最適負荷インピーダンスが実現されるように、キャパシタ２６，３１，３２，３３及びインダクタ３０を設計すれば、スイッチ２７がオフされる状況下では、インダクタ２９とＤＣカットキャパシタ２６のリアクタンス成分の差分だけ虚数成分を増加することができる。なお、インダクタ２９の値は、スイッチ２７がオフされる状況下で低出力時の最適負荷インピーダンスを実現する値に設定される。

以上で明らかなように、この実施の形態１によれば、増幅素子３の出力電力に応じて、最終段の増幅素子３と出力端子８間に接続されている出力整合回路５の整合条件を変更するように構成したので、最大出力時の効率を低減することなく、低出力時の効率を大幅に高めることができる効果を奏する。また、ＤＣ−ＤＣコンバータを搭載する必要がないので、大型化やコスト高の発生を防止することができる効果も奏する。

また、この実施の形態１によれば、増幅素子３の出力電力が所定の電力より大きいとき切替機能付き整合回路７のスイッチ２７をオンし、増幅素子３の出力電力が所定の電力より小さいとき切替機能付き整合回路７のスイッチ２７をオフするように構成したので、最大出力時の最適負荷インピーダンスと低出力時の最適負荷インピーダンスを簡単に実現することができる効果を奏する。

なお、切替機能付き整合回路７のスイッチ２７がダイオードやトランジスタで構成されている場合、一般的に歪特性はスイッチ２７をオフにした場合の方が悪い。この実施の形態１では、歪特性が厳しいオフ時に低出力時となるためスイッチ２７で発生する歪特性を抑えることが可能である。

実施の形態２．
図５はこの発明の実施の形態２による高出力増幅器の出力整合回路５の内部構成を示す構成図である。
図２の出力整合回路５と比較して、切替機能付き整合回路７のキャパシタ３２が最終段の増幅素子３側に移動、即ち、コレクタバイアスフィード回路６と並列に接続されている点でのみ相違している。なお、コレクタバイアスフィード回路６とキャパシタ３２の間に、線路が存在していてもよい。

次に動作について説明する。
出力整合回路５の入力端子２１には、バイパスコンデンサ２４と１／４波長線路２５で構成されているコレクタバイアスフィード回路６が接続されているが、コレクタバイアスフィード回路６は、使用周波数において、バイパスコンデンサ２４のところでショートのインピーダンスを１／４波長線路２５でオープンのインピーダンスとしているため、最終段の増幅素子３の出力負荷インピーダンスには影響を与えない。

しかし、現実には、スペース上の制限などにより、１／４波長線路２５が１／４波長の長さまで実現できず、１／４波長よりも短くなる場合がある。この場合、コレクタバイアスフィード回路６が最終段の増幅素子３の出力負荷インピーダンスに影響を与えることになる。

この実施の形態２では、１／４波長線路２５が１／４波長よりも短い場合でも、切替機能付き整合回路７のキャパシタ３２が最終段の増幅素子３側に移動して、コレクタバイアスフィード回路６と並列に接続されているので、１／４波長よりも短いことにより発生する並列のインダクタンス成分を打ち消すことができる。
したがって、コレクタバイアスフィード回路６は、切替機能付き整合回路７のキャパシタ３２が接続されていることにより、最終段の増幅素子３の出力負荷インピーダンスに影響を与えないようになる。

この場合、最終段の増幅素子３の出力負荷インピーダンスは、最終段の増幅素子３側に移動したキャパシタ３２を除いた切替機能付き整合回路７によって決定される。
したがって、スイッチ２７がオンされる状況下では、最大出力時の最適負荷インピーダンスが実現されるように、キャパシタ２６，３１，３３及びインダクタ３０を設計すれば、スイッチ２７がオフされる状況下では、インダクタ２９とＤＣカットキャパシタ２６のリアクタンス成分の差分だけ虚数成分を増加することができる。なお、インダクタ２９の値は、スイッチ２７がオフされる状況下で低出力時の最適負荷インピーダンスを実現する値に設定される。

以上で明らかなように、この実施の形態２によれば、最終段の増幅素子３のコレクタにバイアスを供給するバイアスフィード回路６が出力整合回路５の入力端子２１に接続されている場合、コレクタバイアスフィード回路６と並列にキャパシタ３２が接続されるように構成したので、バイアスフィード回路６の１／４波長線路２５を１／４波長の長さまで実現することができない場合でも、１／４波長よりも短いことにより発生する並列のインダクタンス成分を打ち消すことができる効果を奏する。

実施の形態３．
図６はこの発明の実施の形態３による高出力増幅器の出力整合回路５の内部構成を示す構成図である。
図において、図５と同一符号は同一または相当部分を示すので説明を省略する。

ＤＣカットキャパシタ４１とスイッチ４２の直列回路から第１のインピーダンス回路が構成され、制御回路１１の指示の下、スイッチ４２がオン／オフする。
キャパシタ４３から第２のインピーダンス回路が構成され、第１のインピーダンス回路と並列に接続されている。

次に動作について説明する。
１／４波長線路２５が１／４波長の長さまで実現できない場合もあるので、上記実施の形態２と同様に、切替機能付き整合回路７のキャパシタ３２を最終段の増幅素子３側に移動して、コレクタバイアスフィード回路６と並列に接続するようにしている。
したがって、コレクタバイアスフィード回路６は、切替機能付き整合回路７のキャパシタ３２が接続されていることにより、最終段の増幅素子３の出力負荷インピーダンスに影響を与えないようになる。

この場合、最終段の増幅素子３の出力負荷インピーダンスは、最終段の増幅素子３側に移動したキャパシタ３２を除いた切替機能付き整合回路７によって決定される。

制御回路１１は、増幅素子３の出力電力を監視し、その出力電力が所定の電力より大きいとき切替機能付き整合回路７のスイッチ４２をオフすることにより、最終段の増幅素子３の出力信号がキャパシタ４３を通過するようにする。
一方、増幅素子３の出力電力が所定の電力より小さいとき切替機能付き整合回路７のスイッチ４２をオンすることにより、最終段の増幅素子３の出力信号がキャパシタ４１とキャパシタ４３の両方を通過して、直列のキャパシタの値が増加するようにする。

これにより、増幅素子３の出力電力が小さくなると、その出力電力が大きい場合よりも、増幅素子３の出力負荷インピーダンスの虚数部が増加することになる。
したがって、スイッチ４２がオフされる状況下では、最大出力時の最適負荷インピーダンスが実現されるように、キャパシタ３１，３３，４３及びインダクタ３０を設計すれば、スイッチ４２がオンされる状況下では、出力負荷インピーダンスの虚数成分を増加することができる。なお、キャパシタ４３の値は、最大出力時の最適インピーダンスと、低出力時の最適インピーダンスとの差分の虚数成分を実現する値に設定される。

以上で明らかなように、この実施の形態３によれば、増幅素子３の出力電力が所定の電力より大きいとき切替機能付き整合回路７のスイッチ４２をオフし、増幅素子３の出力電力が所定の電力より小さいとき切替機能付き整合回路７のスイッチ４２をオンするように構成したので、最大出力時の最適負荷インピーダンスと低出力時の最適負荷インピーダンスを簡単に実現することができる効果を奏する。
また、インダクタ２９が不要になるため、高出力増幅器の小型化を図ることができる効果を奏する。
さらに、増幅素子３の出力電力が所定の電力より大きいとき切替機能付き整合回路７のスイッチ４２をオフするので、最大出力時の効率の低下を抑制することができる効果を奏する。

実施の形態４．
図７はこの発明の実施の形態４による高出力増幅器のスイッチ２７，４２の内部構成を示す構成図である。
図において、ダイオード５３は例えばＰＩＮダイオード、ショットキーダイオード、ＰＮダイオードなどのダイオードであり、入力端子５１と出力端子５２の間に接続されている。

バイアスフィード抵抗５４は一端が入力端子５１と接続され、他端がグランドと接続されている。
バイアスフィード抵抗５５は一端が出力端子５２と接続され、他端が制御端子２３と接続されている。

次に動作について説明する。
切替機能付き整合回路７のスイッチ２７，４２は、ダイオード５３のバイアスをオン／オフすることで実現している。ダイオード５３のバイアスフィードには、図７に示すように、バイアスフィード抵抗５４，５５を用いてもよいし、バイアスフィードインダクタ５６を用いてもよい。

ただし、バイアスフィード抵抗５４，５５を用いる場合は、増幅素子３と同一の半導体基板上に実現することが可能であるため、高出力増幅器全体の小型化が可能である。
また、ダイオード５３として、ショットキーダイオードやＰＮダイオードを用いる場合は、ＦＥＴのソース・ドレイン電極を共通としてショットキーダイオードを構成したり、ＢＪＴやＨＢＴのエミッタ・コレクタを共通としてＰＮダイオードを構成したりするなどの工夫を行うと、増幅素子３と同一の基板上にダイオード５３も容易に構成することができ、高出力増幅器全体の小型化が可能である。小型化は同時に低コスト化にもつながる。

制御回路１１は、ダイオード５３をオンする場合、制御端子２３に正電圧を印加する。
一方、ダイオード５３をオフする場合、制御端子２３に０Ｖもしくは負電圧を印加する。
ダイオード５３に入力される信号が大きい場合、特にダイオード５３をオフする際の歪特性が劣化するため、その場合には負電圧を印加する必要がある。

なお、ダイオード５３としてＰＩＮダイオードを用いる場合、ショットキーダイオードやＰＮダイオードを用いる場合と比較して、少ないダイオード電流でダイオード５３がオンするため、ダイオード５３での消費電流を小さくすることができる。したがって、高出力増幅器全体での効率を高めることができる効果を奏する。

実施の形態５．
図８はこの発明の実施の形態５による高出力増幅器のスイッチ２７，４２の内部構成を示す構成図である。
図において、図７と同一符号は同一または相当部分を示すので説明を省略する。

電源電圧印加端子５７は電源電圧Ｖｃｃが印加される。トランジスタ５８は例えばＢＪＴ、ＨＢＴ、ＦＥＴなどからなるトランジスタスイッチである。
抵抗５９は抵抗値がＲｃであり、一端が電源電圧印加端子５７と接続され、他端がトランジスタ５８のコレクタと接続されている。
抵抗６０は抵抗値がＲｂであり、一端が制御端子２３と接続され、他端がトランジスタ５８のベースと接続されている。

次に動作について説明する。
切替機能付き整合回路７のスイッチ２７，４２は、ダイオード５３のバイアスをオン／オフすることで実現している。
制御回路１１は、上記実施の形態４と同様に、ダイオード５３をオンする場合、制御端子２３に正電圧を印加するが、ダイオード５３をオフする際の歪特性の劣化を防止するためには、負電圧を印加する必要がある。
しかし、全て正電圧で実現したいという要求も存在するので、この実施の形態５では、制御回路１１が０Ｖを制御端子２３に印加しても、オフ時の歪特性が劣化しないように工夫している。
具体的には下記の通りである。

まず、電源電圧印加端子５７には常に正の電源電圧Ｖｃｃが印加されている。
制御回路１１が０Ｖの制御電圧Ｖｃｏｎｔを制御端子２３に印加すると、トランジスタ５８がオフになるため、トランジスタ５８には電流が流れず、トランジスタ５８の出力側の電圧Ｖｄ−が電源電圧Ｖｃｃと一致する。
また、トランジスタ５８の入力側の電圧Ｖｄ＋は、制御電圧Ｖｃｏｎｔそのものであるため０Ｖとなる。
したがって、ダイオード５３には、負の方向の電圧−Ｖｃｃが印加される。

一方、制御回路１１が正の制御電圧Ｖｃｏｎｔ（例えば＋２．５Ｖ）を制御端子２３に印加すると、トランジスタ５８がオンになるため、トランジスタ５８には電流Ｉｃが流れる。
したがって、トランジスタ５８の出力側の電圧Ｖｄ−は、電源電圧Ｖｃｃから抵抗５９による電圧降下分を引いたＶｃｃ−Ｒｃ×Ｉｃとなる。抵抗５９の抵抗値Ｒｃが大きい場合、トランジスタ５８の出力側のＶｄ−は、トランジスタ５８のニー電圧である０．５Ｖ程度となる。

また、トランジスタ５８の入力側の電圧Ｖｄ＋は、制御電圧Ｖｃｏｎｔそのものであるため、例えば＋２．５Ｖになる。
したがって、ダイオード５３には、正の方向の電圧＋２．０が印加される。

図９は回路電圧の計算結果を示しており、正の電圧のみで、ダイオード５３に正極性と負極性の電圧を印加することが可能である。
これにより、この実施の形態５では、正電圧のみの制御で、ダイオード５３を低歪に動作させることができる。
また、この実施の形態５では、抵抗とトランジスタのみで構成されているので、増幅素子３と同一基板上に構築でき、高出力増幅器の小型化を図ることができる。

実施の形態６．
図１０はこの発明の実施の形態６による高出力増幅器のスイッチの内部構成を示す構成図である。
図において、図７と同一符号は同一または相当部分を示すので説明を省略する。

トランジスタ７１は例えばＢＪＴ、ＨＢＴ、ＦＥＴなどのトランジスタであり、入力端子５１と出力端子５２の間に接続されている。
抵抗７２は一端がトランジスタ７１のベースと接続され、他端が制御端子２３と接続されている。

次に動作について説明する。
制御回路１１が制御端子２３に印加する電圧を制御することで、トランジスタ７１のオン／オフを実現することができる。
したがって、トランジスタ７１がスイッチとして動作することになるが、制御端子２３から入力される制御信号と、入力端子５１から入力される信号とが通過するパスの間は、トランジスタ７１によってアイソレーションが十分にとれるため、制御端子２３側のインピーダンスによる通過損失を小さくすることができる。

したがって、この実施の形態６で、上記実施の形態３と比較して、高効率にすることができる。同時にトランジスタ７１の代わりにＭＥＭＳスイッチのような機械式のスイッチを用いた場合には、ＭＥＭＳスイッチの通過損失が小さいため、高出力増幅器の効率をさらに高めることができる。

実施の形態７．
図１１はこの発明の実施の形態７による高出力増幅器を示す構成図である。
図において、図１と同一符号は同一または相当部分を示すので説明を省略する。

ベースバイアス回路１２は制御回路１３の指示の下、増幅素子３のベース（またはゲート）に供給するベースバイアス（またはゲートバイアス）電圧を制御する。なお、ベースバイアス回路１２は電圧制御手段を構成している。
制御回路１３は図１の制御回路１１と同様に、増幅素子３の出力電力が低下すると、最終段の増幅素子３の出力負荷インピーダンスの虚数部が増加するように切替機能付き整合回路７を制御し、また、増幅素子３の出力電力が低下すると、増幅素子３のアイドル電流が少なくなるようにベースバイアス回路１２を制御する。

次に動作について説明する。
上記実施の形態１と比較して、増幅素子３の出力電力が低下したとき、最終段の増幅素子３の出力負荷インピーダンスの虚数部が増加するように切替機能付き整合回路７を制御するだけでなく、増幅素子３のアイドル電流が少なくなるようにベースバイアス回路１２を制御する点で、相違している。
以下、相違点を具体的に説明する。

図４のＩｃｑ Ｃｏｎｔｒｏｌの計算結果は、ＡＣＰＲ＜−３８ｄＢｃを満足する範囲で、アイドルコレクタ電流Ｉｃｑを少なくした場合の結果である。したがって、出力負荷インピーダンスを図３に示すように最大出力時と低出力時で切り替える際に、増幅素子３のベースバイアス電圧を制御し、低出力時にコレクタのアイドル電流を図４のように少なくすることによって、低出力時の効率をさらに高めることができる。

そこで、この実施の形態７では、制御回路１３が増幅素子３の出力電力を監視し、その出力電力が所定の電力より小さくなると、増幅素子３のアイドル電流の減少を指示する制御信号をベースバイアス回路１２に出力する。
ベースバイアス回路１２は、制御回路１３からアイドル電流の減少を指示する制御信号を受けると、増幅素子３のベースに供給するベースバイアス電圧を高めて、増幅素子３のアイドル電流を少なくする。

以上で明らかなように、この実施の形態７によれば、増幅素子３の出力電力が低下すると、その増幅素子３のアイドル電流が少なくなるように、その増幅素子３のベースバイアス電圧を制御するように構成したので、上記実施の形態１よりも更に低出力時の効率を高めることができる効果を奏する。

実施の形態８．
図１２はこの発明の実施の形態８による高出力増幅器を示す構成図である。
図において、図１１と同一符号は同一または相当部分を示すので説明を省略する。

コレクタバイアス回路１４は制御回路１５の指示の下、増幅素子３のコレクタ（またはドレイン）に供給するコレクタバイアス（またはドレインバイアス）電圧を制御する。なお、コレクタバイアス回路１４は電圧制御手段を構成している。
制御回路１５は図１１の制御回路１３と同様に、増幅素子３の出力電力が低下すると、最終段の増幅素子３の出力負荷インピーダンスの虚数部が増加するように切替機能付き整合回路７を制御するとともに、増幅素子３のアイドル電流が少なくなるようにベースバイアス回路１２を制御する。また、増幅素子３の出力電力が低下すると、コレクタバイアス回路１４を制御する。

次に動作について説明する。
上記実施の形態７と比較して、増幅素子３の出力電力が低下したとき、増幅素子３のアイドル電流が少なくなるようにベースバイアス回路１２を制御するだけでなく、増幅素子３のコレクタバイアス電圧を下げる点で、相違している。
以下、相違点を具体的に説明する。

増幅素子３のコレクタバイアス電圧を、歪特性であるＡＣＰＲが規格を満足する範囲で低下させることによって、最大出力時の効率を低下させることなく、低出力時の効率をさらに高めることができる。

そこで、この実施の形態８では、制御回路１５が増幅素子３の出力電力を監視し、その出力電力が所定の電力より小さくなると、増幅素子３のコレクタバイアス電圧の下げを指示する制御信号をコレクタバイアス回路１４に出力する。
コレクタバイアス回路１４は、制御回路１５から増幅素子３のコレクタバイアス電圧の下げを指示する制御信号を受けると、増幅素子３のコレクタに供給するコレクタバイアス電圧を下げる。

以上で明らかなように、この実施の形態８によれば、増幅素子３の出力電力が低下すると、増幅素子３のコレクタバイアス電圧を下げるように構成したので、上記実施の形態７よりも更に低出力時の効率を高めることができる効果を奏する。

この実施の形態８では、コレクタバイアス回路１４が増幅素子３のコレクタバイアス電圧を制御するものについて示したが、コレクタバイアス回路１４の代わりに、ＤＣ−ＤＣコンバータを用いてもよいし、Ｓ級の変調器を用いてもよい。

実施の形態９．
図１３はこの発明の実施の形態９による高出力増幅器を示す構成図である。
図において、図１２と同一符号は同一または相当部分を示すので説明を省略する。

位相調整回路１６は制御回路１７の指示の下、出力整合回路５の整合条件が変更される際の通過位相の変化が少なくなるように、入力信号の通過位相を調整する。
なお、図１３の例では、位相調整回路１６が入力整合回路２に搭載されているものについて示しているが、位相調整回路１６が段間整合回路４に搭載されていても、出力整合回路５の整合条件が変更される際の通過位相の変化が少なくなるように、入力信号の通過位相を調整することができる。

制御回路１７は図１２の制御回路１５と同様に、切替機能付き整合回路７やベースバイアス回路１２やコレクタバイアス回路１４を制御するとともに、位相調整回路１６を制御する。

図１４は入力整合回路２の内部構成を示す構成図である。図において、出力端子８１は初段の増幅素子３と接続され、制御端子８２は制御回路１７と接続される。
キャパシタ８３は一端が入力端子１と接続され、他端が位相調整回路１６と接続されている。
インダクタ８４は一端がキャパシタ８３の他端と接続され、他端がグランドと接続されている。

スイッチ８５は制御回路１７によりオン／オフ制御が実施される。キャパシタ８６はスイッチ８５と直列に接続され、Ｃｏｎの容量値を有している。
キャパシタ８７はスイッチ８５とキャパシタ８６からなる直列回路と並列に接続され、Ｃｏｆｆの容量値を有している。

次に動作について説明する。
上記実施の形態８と比較して、入力整合回路２の内部に位相調整回路１６が搭載されている点で相違している。
以下、相違点を具体的に説明する。

図１７から図１９はＨＢＴを用いた２段増幅器において、出力電力が低いときに出力整合回路５を切り替える際、ベース電圧を低くして、アイドルコレクタ電流を低くした場合の高出力増幅器の通過位相特性の変化を示す計算結果である。
ここでは、出力整合回路５内のインピーダンスを切り替える回路として、図５のスイッチ２７でインピーダンスを切り替える場合について計算を実施している。

特に、図１７は最大出力時の条件、即ち、スイッチ２７がオンであり、バイアス条件を変化する前の通過位相特性の計算結果を示している。
また、図１８は低出力時にスイッチ２７をオフとした場合の計算結果を示している。
また、図１９はさらに、バイアス条件を変化させ、アイドルコレクタ電流を低くした場合の計算結果である。

図１７〜図１９から明らかなように、出力整合回路５を切り替えることにより、１．９５ＧＨｚでの通過位相特性が−１０８．８度から−７３．３度へと＋３５．５度変化する。
また、出力整合回路５とバイアス条件を同時に変化することで、−１０８．８度から−９０．９度へと＋１７．９度変化することが分かる。

通信機器において、信号の通過位相が大きく変化すると、特に同期検波方式を用いている受信機を用いる場合、同期はずれが発生して通信が寸断される可能性があるため、通過位相特性の変化を小さくする必要がある。したがって、高出力増幅器においても、位相の変化を小さくする必要がある。
そこで、この実施の形態９では、入力整合回路２の内部に位相調整回路１６を搭載して、通過位相の変化を小さくするようにしている。

制御回路１７は、増幅素子３の出力電力を監視し、その出力電力が所定の電力より大きい場合（図５のスイッチ２７がオンしている時）、位相調整回路１６のスイッチ８５をオンする。
一方、増幅素子３の出力電力が所定の電力より小さい場合（図５のスイッチ２７がオフしている時）、位相調整回路１６のスイッチ８５をオフする。

したがって、高出力増幅器の入力整合は、位相調整回路１６のスイッチ８５がオンしている高出力時では、キャパシタ８３，８６，８７及びインダクタ８４により行われる。
一方、位相調整回路１６のスイッチ８５がオフしている低出力時では、キャパシタ８３，８７及びインダクタ８４により行われる。

このため、位相調整回路１６のスイッチ８５がオンしている高出力時には、最大出力の条件で入力整合されるように、キャパシタ８６，８７の合計の容量値Ｃｏｎ＋Ｃｏｆｆを決定する。
また、低出力時に、出力整合やバイアス条件を切り替えたとき発生する通過位相の変化をキャンセルするため、キャパシタ８６の容量値Ｃｏｎと、キャパシタ８７の容量値Ｃｏｆｆとの比率を決定する。

図２０及び図２１はＣｏｎ＋Ｃｏｆｆ＝２．３ｐＦが一定である条件の下で、ＣｏｎとＣｏｆｆの割合が変化したときに、スイッチ８５がオン／オフした場合の２段ＨＢＴ高出力増幅器の通過位相の変化を示す計算結果である。
特に、図２０はスイッチ８５がオンしている時の計算結果であり、図２１はスイッチ８５がオフしている時の計算結果である。
図２０及び図２１では、Ｃｏｎ／Ｃｏｆｆの組み合せ例として、０．２ｐＦ／２．１ｐＦ、０．４ｐＦ／１．９ｐＦ、０．６ｐＦ／１．７ｐＦ、０．８ｐＦ／１．５ｐＦ，１．０ｐＦ／１．３ｐＦ、１．２ｐＦ／１．１ｐＦの場合を示している。

図２０より、スイッチ８５がオンしている場合には、Ｃｏｎ＋Ｃｏｆｆ＝２．３ｐＦが一定であるため、通過位相はほとんど変化しないことがわかる。
一方、図２１より、スイッチ８５がオフしている場合には、Ｃｏｎの割合を多くしていくにしたがって、通過位相のマイナス方向の変化が大きくなることが分かる。

そのため、図１７〜図１９で示した出力整合切替及びバイアス条件の切替と逆の方向に位相が変化することが分かる。
このことから、ＣｏｎとＣｏｆｆの値を適切に設定することによって、入力の整合を図りつつ、通過位相の変化を小さくすることが可能になる。

以上で明らかなように、この実施の形態９によれば、出力整合回路５の整合条件が変更される際の通過位相の変化が少なくなるように、入力信号の通過位相を調整する位相調整回路１６が増幅素子３の入力整合回路２に搭載されているので、出力整合回路５の整合条件が変更されても、通過位相の変化を小さくすることができる効果を奏する。

この実施の形態９では、位相調整回路１６が入力整合回路２に搭載されているものについて示したが、位相調整回路１６が段間整合回路４に搭載されていてもよい。
この場合、位相調整回路１６が、高出力増幅器の入力側にも、出力側にもないため、その損失による雑音特性の低下や効率特性の低下がほとんどなくなる。したがって、雑音特性や効率を維持したまま、通過位相の変化を小さくすることができる。

この実施の形態９では、位相調整回路１６がスイッチ８５を内蔵しているものについて示したが、図１５に示すように、位相調整回路１６が例えば、ＰＩＮダイオード、ショットキーダイオード、ＰＮダイオードなどのダイオード９１を内蔵するようにしてもよい。なお、ダイオード９１はバイアスフィード抵抗９２を介して制御端子８２と接続されているが、そのバイアスフィード抵抗９２の代わりにバイアスフィードインダクタを接続してもよい。

図１５のように、ＰＩＮダイオードを用いた場合は、ダイオード９１におけるオン状態時の消費電流を少なくすることができるため、効率を高めることが可能である。
また、ショットキーダイオードやＰＮダイオードを用いた場合には、ＦＥＴのソースやドレイン端子を共通にして実現したり、ＨＢＴのエミッタやコレクタ端子を共通にして実現することも可能である。
ショットキーダイオードやＰＮダイオードの場合には、高出力増幅器に用いる増幅素子と同じ半導体基板上に、キャパシタや抵抗と一緒に実現できるため、ＭＭＩＣへの内蔵が可能であり、高出力増幅器の小型化が可能である。

また、図１６に示すように、位相調整回路１６がＢＪＴ、ＨＢＴ、ＦＥＴなどのトランジスタ９４を内蔵するようにしてもよい。
図１６のように、ＢＪＴ、ＨＢＴ、ＦＥＴなどのトランジスタ９４を用いている場合、高出力増幅器に用いる増幅素子３と同じ半導体基板上に、キャパシタや抵抗と一緒に実現できるため、ＭＭＩＣへの内蔵が可能である。したがって、小型化が可能である。
さらに、信号ラインと制御端子８２の間がトランジスタ９４でアイソレートされるため、低損失にスイッチを実現することができる。これにより、位相調整回路１６の損失が小さくなり、低雑音や高効率な特性を実現することができる。

なお、スイッチ８５として、ＭＥＭＳスイッチなどのメカニカルスイッチを用いてもよい。ＭＥＭＳスイッチを用いる場合には、ＭＥＭＳスイッチが低損失な特性であるため、位相調整回路１６の損失が小さくなり、低雑音や高効率な特性を実現することができる。

以上のように、この発明に係る高出力増幅器は、最大出力電力より１０〜１５ｄＢ程度低い出力電力を送信している場合でも、効率を高める必要性が高い携帯電話などに用いるのに適している。

Claims (14)

1. 入力信号を増幅して出力する１段又は多段構成の増幅素子と、最終段の増幅素子と出力端子間に接続された整合回路と、上記増幅素子の出力電力に応じて上記整合回路の整合条件を変更する整合条件変更手段とを備えた高出力増幅器。
2. 整合条件変更手段は、増幅素子の出力電力が低下すると、最終段の増幅素子の出力負荷インピーダンスの虚数部が増加するように整合回路の整合条件を変更することを特徴とする請求項１記載の高出力増幅器。
3. 整合条件変更手段は、インピーダンス素子からなる複数のインピーダンス回路を用いて整合回路が構成されている場合、増幅素子の出力電力に応じて上記インピーダンス回路内のスイッチを開閉制御することを特徴とする請求項１記載の高出力増幅器。
4. 整合条件変更手段は、ＤＣカット用キャパシタとスイッチが直列に接続されている第１のインピーダンス回路と、インダクタとキャパシタが直列に接続されている第２のインピーダンス回路とが並列に接続されている場合、増幅素子の出力電力が所定の電力より大きいとき上記スイッチをオンし、その増幅素子の出力電力が所定の電力より小さいとき上記スイッチをオフすることを特徴とする請求項３記載の高出力増幅器。
5. 整合条件変更手段は、ＤＣカット用キャパシタとスイッチが直列に接続されている第１のインピーダンス回路と、第２のインピーダンス回路であるキャパシタとが並列に接続されている場合、増幅素子の出力電力が所定の電力より大きいとき上記スイッチをオフし、その増幅素子の出力電力が所定の電力より小さいとき上記スイッチをオンすることを特徴とする請求項３記載の高出力増幅器。
6. 最終段の増幅素子のコレクタ又はドレインにバイアスを供給するバイアスフィード回路が整合回路の入力端子に接続されている場合、上記バイアスフィード回路と並列にキャパシタが接続されていることを特徴とする請求項３記載の高出力増幅器。
7. インピーダンス回路内のスイッチがＰＩＮダイオードであることを特徴とする請求項３記載の高出力増幅器。
8. 正の電源電圧を駆動電圧として利用し、制御信号に応じて正極性又は負極性の電圧をＰＩＮダイオードに印加するバイアス回路を設けたことを特徴とする請求項７記載の高出力増幅器。
9. インピーダンス回路内のスイッチがトランジスタスイッチであることを特徴とする請求項３記載の高出力増幅器。
10. インピーダンス回路内のスイッチがメカニカルスイッチであることを特徴とする請求項３記載の高出力増幅器。
11. 増幅素子の出力電力が低下すると、その増幅素子のアイドル電流が少なくなるように、その増幅素子のベース電圧又はゲート電圧を制御する電圧制御手段を設けたことを特徴とする請求項１記載の高出力増幅器。
12. 増幅素子の出力電力が低下すると、その増幅素子のコレクタ電圧又はドレイン電圧を下げる電圧制御手段を設けたことを特徴とする請求項１記載の高出力増幅器。
13. 整合回路の整合条件が変更される際の通過位相の変化が少なくなるように、入力信号の通過位相を調整する位相調整回路が増幅素子の入力側又は段間の整合回路に搭載されていることを特徴とする請求項１記載の高出力増幅器。
14. キャパシタとスイッチが直列に接続されている直列回路と、キャパシタとが並列に接続されて位相調整回路が構成され、増幅素子の出力電力が所定の電力より大きいとき上記スイッチがオンし、その増幅素子の出力電力が所定の電力より小さいとき上記スイッチがオフすることを特徴とする請求項１３記載の高出力増幅器。

Images