JPWO2005122272A1 - 歪みシリコンチャネル層を有するｍｉｓ型電界効果トランジスタ - Google Patents
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Abstract
シリコン基板４１に、臨界膜厚より薄い厚さにシリコン・ゲルマニウム層４２を形成し、その側面にシリコン層４５を形成すると垂直方向に引っ張り歪みが導入される。このシリコン層４５にゲート絶縁膜４６を介してゲート電極４７を設けＦＩＮ型ＭＩＳＦＥＴを構成することによって、高速動作が可能でありながら、貫通転位が極めて少なく、寄生容量、セルフヒーティング効果が改善された良好な特性のＭＩＳＦＥＴを提供する。
Description
本発明は、歪シリコンチャネルを有する高移動度ＭＩＳ型電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；以下ＭＩＳＦＥＴという）に関する。
近年、歪みを持つシリコン結晶中では電子の移動度が高められることが報告されている。例えば、Ｋｅｒｎ Ｒｉｍ ｅｔ ａｌ．， Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９８ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ， Ｈｉｒｏｓｈｉｍａ， １９９８， ｐ．９２−９３には、ｎ−ＭＯＳトランジスタのチャネル層として、結晶歪を有するシリコン層を用いることにより、キャリア移動度を５０％以上向上し得る技術が提案されている。また、Ｔ． Ｍｉｚｕｎｏ ｅｔ ａｌ．， １９９９ ＩＥＥＥ， ＩＥＤＭ ９９， ｐ．９３４−９３６には、ｐ−ＭＯＳトランジスタのチャネル層として、結晶歪を有するシリコン層を用いることにより、キャリア移動度を３０％程度向上しうる技術が提案されている。
シリコン結晶に歪みを持たせる手段として、シリコン結晶とはわずかに格子定数が異なる結晶を用意し、そのうえに格子緩和する臨界膜厚より薄いシリコン層を薄膜成長技術により作成する方法が一般にとられている。具体的にはシリコンより格子定数がわずかに大きい結晶としてＧｅ組成が２０％程度のシリコン・ゲルマニウム混晶層（この場合シリコン・ゲルマニウム結晶の格子定数はシリコン結晶の格子定数より約０．８％大きい）を用意し、その上に臨界膜厚１００ｎｍ以下のシリコン薄膜層を形成することにより歪シリコンを得ることができる。
しかし、工業的に量産され、安価で品質の優れたシリコン・ゲルマニウム結晶基板を入手することは困難であるため、通常はシリコン基板上に、シリコン・ゲルマニウム結晶層を形成する。シリコン基板上に堆積されたシリコンゲルマニウム層は、厚さが薄い間はシリコンの格子定数に従うが、厚さが臨界膜厚を越えるとミスフィット転位が導入され格子緩和が始まり、さらに厚さを増していくと格子緩和したシリコンゲルマニウム固有の格子定数を有する結晶が得られる。このシリコン・ゲルマニウム結晶上にシリコン薄膜（臨界膜厚未満）を成長することで、通常のシリコンよりわずかに格子定数の大きな歪シリコン結晶が得られる。
しかし、シリコンゲルマニウム層中のミスフィット転位の一部は厚さ方向に貫いた転位（貫通転位と呼ばれる）となり表面に出現し、その上に形成する歪シリコン層に悪影響を及ぼす問題がある。またその膜表面の平坦性が著しく損なわれるという問題がある。そこで、シリコン・ゲルマニウム結晶層の厚さを臨界膜厚よりも十分に厚くしたり、バッファ層として傾斜組成を有するシリコンゲルマニウム層を挿入したりすることが提案されている。しかし、いずれもシリコン・ゲルマニウムの厚さが１μｍ以上となってしまい、工業的にスループットが悪くなる。また、余分の寄生容量が発生したり、さらにシリコン・ゲルマニウム結晶層の熱伝導率がシリコンに比べて小さいためセルフヒーティング効果が顕著になり素子特性が劣化し易い問題が発生する。
このようにプレーナ型ＭＩＳＦＥＴにおいて歪みシリコン層を用いる試みに加え、基板に対して突出した直方体状の半導体凸部の少なくとも側面をチャネル領域として使用するいわゆるＦＩＮ型ＭＩＳＦＥＴにおいても歪みシリコン層を用いることが報告されている。特開２００３−２４３６６７号公報には、半導体基板上の絶縁層に直方体状の格子緩和したシリコン・ゲルマニウム層を形成し、その表面に薄いシリコン層を形成することにより歪みシリコン層とし、少なくともその側面をチャネル領域として使用するＦＩＮ型ＭＩＳＦＥＴが記載されている。しかし、この半導体装置においても、シリコン酸化物からなる絶縁層上に格子緩和したシリコン・ゲルマニウム層を有するＳＧＯＩ（ＳｉＧｅ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用意するために、シリコン基板上にシリコン・ゲルマニウム層を格子緩和するように形成している（特開２００３−２４３６６７号公報の段落００３８、００３９）。従って、貫通転位の問題または工業上のスループットの問題が解決されているわけではない。
上述のように、プレーナ型、ＦＩＮ型どちらにおいても、貫通転位の問題を解決しようとするとシリコン・ゲルマニウム層を厚く形成する必要があり、工業上のスループットの問題があった。
また、歪みシリコン層中のキャリア移動度を上げるために歪みシリコン層をより歪ませるには、シリコン・ゲルマニウム中のゲルマニウムの含有量を増して格子定数を大きくすることが必要である。しかし、ゲルマニウムの含有量が増大するほど熱伝導率が低下してセルフヒーティング効果が大きくなり、素子特性が劣化しやすくなる。またシリコン基板とシリコン・ゲルマニウムとの大きな格子定数差を緩和するために、シリコン・ゲルマニウム層厚またはバッファ層を厚く形成する必要が生じ、工業上のスループットの問題およびプレーナ構造では寄生容量問題がより深刻になる。
本発明は、このような問題に鑑みてなされたものであり、高速動作が可能でありながら、貫通転位が極めて少なく、寄生容量、セルフヒーティング効果が改善された良好な特性のＭＩＳＦＥＴを提供することを目的とする。
本発明は以下の事項に関する。
１． 第１の半導体からなる第１半導体基層と、
緩和した状態においては第１の半導体より大きな格子定数を有する第２の半導体からなり、前記第１半導体基層上に格子緩和が起こる臨界膜厚より薄い厚さに形成され、一方向の格子定数が緩和した状態より伸長している歪み第２半導体層と、
第３の半導体からなり、前記歪み第２半導体層の伸長方向と直交しない表面に形成されて、引っ張り歪みを有する歪み第３半導体層と、
この歪み第３半導体層の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と
を有することを特徴とするＭＩＳ型電界効果型トランジスタ。
緩和した状態においては第１の半導体より大きな格子定数を有する第２の半導体からなり、前記第１半導体基層上に格子緩和が起こる臨界膜厚より薄い厚さに形成され、一方向の格子定数が緩和した状態より伸長している歪み第２半導体層と、
第３の半導体からなり、前記歪み第２半導体層の伸長方向と直交しない表面に形成されて、引っ張り歪みを有する歪み第３半導体層と、
この歪み第３半導体層の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と
を有することを特徴とするＭＩＳ型電界効果型トランジスタ。
２． 前記第１の半導体および第３の半導体がシリコンであり、前記第２の半導体がシリコン・ゲルマニウムであることを特徴とする上記１記載のＭＩＳ型電界効果型トランジスタ。
３． 前記第１半導体基層表面の面方位が、（００１）面、（０１１）面および（１１１）面からなる群より選ばれる上記１または２記載のＭＩＳ型電界効果型トランジスタ。
４． 前記歪み第３半導体層が、前記歪み第２半導体層の伸長方向に対して、７５°以内の角度をなす面に形成されている上記１〜３のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
５． 前記歪み第２半導体層の伸長方向と直交しない表面は、第２の半導体のファセット面であることを特徴とする上記１〜４のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
６． 前記歪み第２半導体層の伸長方向と直交しない表面は、第２の半導体を成長させた後に加工されて、露出された面であることを特徴とする上記１〜４のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
７． 前記第１半導体基層が基板であって、この基板に設けられた素子分離領域によって囲まれた領域に前記歪み第２半導体層が第１半導体基層の表面の面方位とは異なるファセット面を有するように形成されていることを特徴とする上記１〜４のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
８． 前記ファセット面の少なくとも一つが、｛３１１｝面または｛１１１｝面であることを特徴とする上記７記載のＭＩＳ型電界効果型トランジスタ。
９． 前記歪み第２半導体層は、下地である前記第１半導体基層表面に対して略垂直の面を有し、この面に前記歪み第３半導体層が形成されていることを特徴とする上記１〜４および６のいずれか１項に記載のＭＩＳ型電界効果型トランジスタ。
１０． 前記歪み第２半導体層は、前記第１半導体基層から突出しかつ第１半導体基層表面に対して略垂直の２つの側面を有する所定の幅の凸部を構成し、この略垂直の２つの側面に前記歪み第３半導体層が形成されていることを特徴とする上記９記載のＭＩＳ型電界効果型トランジスタ。
１１． 前記歪み第２半導体層の側面に歪み第３半導体層が形成された後の凸部の幅が、１０〜３５０ｎｍであることを特徴とする上記１０記載のＭＩＳ型電界効果型トランジスタ。
１２． 前記歪み第２半導体層の側面に歪み第３半導体層が形成された後の凸部の幅が、１０〜５０ｎｍであることを特徴とする上記１０記載のＭＩＳ型電界効果型トランジスタ。
１３． 前記第１の半導体および第３の半導体がシリコン、前記第２の半導体がシリコン・ゲルマニウムであって、歪み第２半導体層の表面の少なくとも一部が｛１００｝面であることを特徴とする上記９〜１２のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
１４． 前記第１の半導体および第３の半導体がシリコンであり、前記第２の半導体が
シリコン・ゲルマニウムであって、このシリコン・ゲルマニウム中のゲルマニウム濃度が、５原子％〜４０原子％の範囲であることを特徴とする上記１〜１３のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
シリコン・ゲルマニウムであって、このシリコン・ゲルマニウム中のゲルマニウム濃度が、５原子％〜４０原子％の範囲であることを特徴とする上記１〜１３のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
１５． 第１の半導体からなる第１半導体基層表面に、開口を有する素子分離膜を形成する工程と、
この開口に緩和した状態においては第１の半導体より大きな格子定数を有する第２の半導体を選択成長させ、一方向の格子定数が緩和した状態より伸長しかつ伸長方向と直交しないファセット面を少なくとも有する歪み第２半導体層を形成する工程と、
このファセット面に第３の半導体を成長させて歪み第３半導体層を形成する工程と、
この歪み第３半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
を有するＭＩＳ型電界効果型トランジスタの製造方法。
この開口に緩和した状態においては第１の半導体より大きな格子定数を有する第２の半導体を選択成長させ、一方向の格子定数が緩和した状態より伸長しかつ伸長方向と直交しないファセット面を少なくとも有する歪み第２半導体層を形成する工程と、
このファセット面に第３の半導体を成長させて歪み第３半導体層を形成する工程と、
この歪み第３半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
を有するＭＩＳ型電界効果型トランジスタの製造方法。
１６． 前記ファセット面の少なくとも一つが、｛３１１｝面または｛１１１｝面であることを特徴とする上記１５記載のＭＩＳ型電界効果型トランジスタの製造方法。
１７． 第１の半導体からなる第１半導体基層と、この第１半導体基層の表面に成長した、緩和した状態においては第１の半導体より大きな格子定数を有する第２の半導体からなり一方向の格子定数が緩和した状態より伸長している歪み第２半導体層とを有する基板を用意する工程と、
前記歪み第２半導体層をエッチングにより加工して、歪み第２半導体層の略垂直面を露出させる工程と、
露出させた略垂直面に第３の半導体を成長させて、引っ張り歪みを有する歪み第３半導体層を形成する工程と、
この歪み第３半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
を有するＭＩＳ型電界効果型トランジスタの製造方法。
前記歪み第２半導体層をエッチングにより加工して、歪み第２半導体層の略垂直面を露出させる工程と、
露出させた略垂直面に第３の半導体を成長させて、引っ張り歪みを有する歪み第３半導体層を形成する工程と、
この歪み第３半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
を有するＭＩＳ型電界効果型トランジスタの製造方法。
１８． 前記第１の半導体および第３の半導体がシリコンであり、前記第２の半導体がシリコン・ゲルマニウムであることを特徴とする上記１６記載のＭＩＳ型電界効果型トランジスタの製造方法。
本発明によれば、チャネル層により大きな歪みを導入することできるので、高速動作が可能なＭＩＳＦＥＴを提供することができる。
また本発明によれば、貫通転位が極めて少なく、寄生容量、セルフヒーティング効果が改善された良好な特性のＭＩＳＦＥＴを提供することができる。
この理由を、シリコン基層として（１００）を主面とするシリコン基板上にシリコン・ゲルマニウム層をエピタキシャル成長する例をとってさらに説明する。
図１は、シリコン基板１上に、シリコン・ゲルマニウム２を格子緩和しない厚さにエピタキシャル成長させたときの様子を示す図である。図に示すように、シリコン・ゲルマニウムが格子緩和していない場合、シリコン基板表面に平行な格子定数ａ，ｂは、シリコンの格子定数と一致するが、シリコン基板表面に垂直方向のシリコン・ゲルマニウムの格子定数ｃは本来シリコン・ゲルマニウムの組成で決まる無歪の格子定数より長くなる。これは、平行方向の格子定数ａ，ｂをシリコンに合わせることによって生じる圧縮歪のエネルギーをｃ軸方向へ伸ばすことによって開放しようとするからである。シリコン・ゲルマニウムエピタキシャル層の厚さが臨界膜厚を超え、シリコン基板とシリコン・ゲルマニウム層との界面にミスフィット転位が生じると、格子定数ａ，ｂが増加し始め、格子定数ｃが減少する。シリコン・ゲルマニウム層の厚さが十分に厚くなり、歪が完全に緩和すると、すべての格子定数は等しくなる。
図２（ａ）は、格子緩和していない歪シリコン・ゲルマニウム層２の上にシリコン層３をエピタキシャル成長させたものであるが、このように基板面と平行なシリコン・ゲルマニウム表面の格子定数ａ，ｂはシリコン基板の格子と一致しているので、その面にシリコン層３を成長させてもシリコン層３には歪みが加わらない。一方、図２（ｂ）に示すように、シリコンを歪シリコン・ゲルマニウム層の側面に成長させると、シリコンの格子は、ｃ軸方向に伸長したシリコン・ゲルマニウム層２の格子に一致して成長する。即ち、歪シリコン層４には、通常の無歪のシリコン・ゲルマニウム層に形成された場合以上に、大きな歪みが導入される。
より大きな歪みが導入されたシリコン層ではより大きなキャリア移動度が得られるため、このような歪みシリコン層をチャネルとして機能させることにより、さらに高速のＭＩＳＦＥＴが得られるのである。
以上詳述したように本発明によれば、インテグレーション時の問題点あるいは寄生容量、セルフヒーティング効果が改善され、良好な特性のＭＩＳＦＥＴが提供される。
また本発明によれば良質な、貫通転位の極めて少ない歪半導体結晶層が得られるため、良好な特性および信頼性を保証したＭＩＳ型電界効果トランジスタを有する半導体装置が提供される。
本発明により、従来のシリコン基板を用いるよりも移動度が非常に高いという、高性能な歪シリコンチャンネルを有する高速、低消費電力シリコンＬＳＩを得ることが可能となり、その工業的価値は絶大である。
以下、本発明についてさらに説明する。
第１の半導体は、第２半導体層を成長させる基層を構成するものであるので、基板または緩和した層を容易に形成できるものが好ましく、具体的にはシリコンが好ましい。従って、シリコン基板または堆積させた単結晶シリコン層を第１半導体基層として用いることが好ましい。第１半導体基層の表面の方位は、シリコンであれば、例えば（１００）面、（１１０）面、（１１１）面等を挙げることができる。また、これらの４°以下の傾斜面であってもよい。
第２の半導体は、第１半導体基層と積層したときに、第１半導体基層との界面と平行方向に圧縮歪みを受けて界面結晶面と直行する軸方向に伸長する。従って、第２の半導体の格子定数は、第１の半導体の格子定数より大きいものであるが、大き過ぎると界面で不整合が生じて歪みを導入することができないので、通常は第２の半導体の格子定数は、第１の半導体の格子定数を基準として、差が１．６％以下が好ましい。好ましくは差が０．４％〜１．２％、さらに好ましくは０．６％〜１．０％である。第１の半導体がシリコンであるときは、第２の半導体はシリコン・ゲルマニウムが好ましく、ゲルマニウムの含有量によって格子定数が変化する。シリコン・ゲルマニウム中のゲルマニウムの含有量は５％〜４０％（原子数基準、以下同じ。）が好ましく、特に１０％〜３０％が好ましい。
例えばゲルマニウム１０％のときは格子定数の差が０．４％、ゲルマニウム２０％のときは格子定数の差が約０．８％（いずれもシリコン基準）である。
歪み第２半導体層の層厚は、ミスフィット転位が始まる臨界膜厚未満であり、これは第１の半導体と第２の半導体の格子定数の差によって異なり、差が０．４％であれば、５００ｎｍ以下であり、差が０．８％であれば、２００ｎｍ以下である。シリコン・ゲルマニウムの場合では、組成によって異なり、例えばゲルマニウム１０％のときは５００ｎｍ以下、ゲルマニウム２０％のときは２００ｎｍ以下が好ましい。また通常は、１０ｎｍ以上であり、好ましくは２０ｎｍ以上である。
本発明では、歪み第２半導体層の伸長方向に対して直交しない面を表面に出し、この面に第３の半導体を成長させる。即ち、伸長方向に対して直交する面では、格子定数の伸長がないので、第３の半導体に対して、好ましい歪みをかけることができない。一方、伸長方向と平行な面に第３の半導体を形成すると最も大きな歪みを導入することができる。例えばシリコン基層上にシリコン・ゲルマニウムを成長させたときは、界面に対して垂直面に第３の半導体（例えばシリコン）を形成することが歪みの点では最も好ましい。しかし、伸長方向に平行な面でなくても、直交する面でなければ伸長方向成分があるので、それに対応した歪を第３の半導体中に導入することができる。その角度は、第１の半導体と第２の半導体の格子定数の差に依存するが、一般的には伸長方向に対して７５°以内の角度を有する面（伸長方向と法線方向とのなす角が２５°以上の面）であれば、歪み導入に効果がある。角度はデバイスの構造および製造方法も考慮して適宜決めることができる。
第３の半導体は、歪み第２半導体層と積層したときに、歪み第２半導体層との界面と平行方向に引っ張り歪みを受ける格子定数を有し、その層を歪み第３半導体層としてチャネルとして利用する。第２の半導体がシリコン・ゲルマニウムであるときは、第３の半導体としては、例えばシリコンが好ましい。
歪み第３半導体層の厚さは、デバイスプロセスの最大温度で決定されるミスフィット転位を生じさせない臨界膜厚未満の厚さである。これは歪み第２半導体層と第３の半導体の格子定数の差に影響され、第２の半導体がシリコン・ゲルマニウムであって、第３の半導体がシリコンであるとき、ゲルマニウム含有量１０％の場合シリコン層の厚さは５０ｎｍ以下、２０％の場合２０ｎｍ以下であることが好ましい。また、半導体装置の性能の点からは、さらに１５ｎｍ以下、特に１０ｎｍ以下が好ましい。また、デバイスとして機能させるためには、通常は５ｎｍ以上であることが好ましい。
以上のように、本発明では、歪み第２半導体層および歪み第３半導体層のいずれも臨界膜厚未満であるために、原理的に転位の発生がない。また、熱伝導性の劣るシリコン・ゲルマニウムを使用した場合であっても、シリコン・ゲルマニウム層厚を薄くすることができるので、セルフヒーティングを抑制でき、また、より少ないゲルマニウム濃度で大きな歪を導入でき、耐熱性が向上するという効果が得られる。
従って、本発明における歪半導体層チャンネル構造は、耐熱性・結晶性に優れ、下地膜厚を薄くでき、セルフヒーティングにおいても極めて優れた性質を有する。こうした特性を有する歪半導体チャンネル構造は、本発明の構造によってのみ得られるものである。
＜実施態様の説明＞
以下の説明では、第１の半導体および第３の半導体がシリコンであって第２の半導体がシリコン・ゲルマニウムである場合について説明するがその他の半導体にも適用が可能である。
以下の説明では、第１の半導体および第３の半導体がシリコンであって第２の半導体がシリコン・ゲルマニウムである場合について説明するがその他の半導体にも適用が可能である。
本発明においては、伸長方向に対して直交しない表面を出す方法として、特に限定はないが、所定の面が出るようにシリコン・ゲルマニウム層を成長させる方法と、シリコン・ゲルマニウム膜を形成してから所定の面が出るように加工する方法の２種類が考えられる。
以下にその方法を説明する。
＜＜第１の態様＞＞
第１の態様では、シリコン表面にシリコン・ゲルマニウムを成長させるときに、そのシリコン表面と平行でないファセット面が出るようにシリコン・ゲルマニウム層を成長させる。このシリコン・ゲルマニウム層はシリコン表面と垂直方向に伸長しており、ファセット面にも伸長成分が出現するので、これにシリコン層を成長させて歪みシリコン層とするものである。
第１の態様では、シリコン表面にシリコン・ゲルマニウムを成長させるときに、そのシリコン表面と平行でないファセット面が出るようにシリコン・ゲルマニウム層を成長させる。このシリコン・ゲルマニウム層はシリコン表面と垂直方向に伸長しており、ファセット面にも伸長成分が出現するので、これにシリコン層を成長させて歪みシリコン層とするものである。
＜実施例１＞
図面を参照しながら第１の態様の製造例を説明する。
図面を参照しながら第１の態様の製造例を説明する。
まず、図３｛（ａ）は平面図、（ｂ）は横断面図｝に示すように、通常の工程によりシリコン酸化膜等による素子分離領域１２を設けたシリコン基板１１を準備する。この基板を、例えば希ＨＦ水溶液で処理してシリコン基板表面の自然酸化膜を除去してシリコン表面を露出させる。
第１の態様では、図４｛（ａ）は平面図、（ｂ）は横断面図｝に示すように、シリコン基板１１等のシリコン基層上にシリコン表面と平行でないファセット面が出るようにシリコン・ゲルマニウム層１３を成長させる。成長方法としては、例えば選択成長法を挙げることができる。
選択成長とは、絶縁膜上にはシリコン・ゲルマニウムの成長が起こらず、シリコン露出部にのみエピタキシャル成長させる技術である。この選択成長技術をもちいて分離領域に囲まれたＭＩＳＦＥＴ形成部にシリコン・ゲルマニウムをエピタキシャル成長する場合、分離領域端に、特有の結晶面で構成されるファセット面が形成される。これは、ＣＶＤによる結晶成長速度に大きな面方位依存性があり、成長速度の遅い面が支配的になるからである。ＭＩＳＦＥＴ形成部のような微少領域にシリコン・ゲルマニウムをエピタキシャル成長する場合、臨界膜厚に達する以前に、図４に示すように成長表面はすべてファセット面で構成され成膜速度が極めて遅くなる。このファセット面は結晶面であり原子レベルで平坦である。
成膜には、選択成長が可能な例えば超高真空気相反応技術（ＵＨＶ−ＣＶＤ）等の成膜方法が望ましい。
ＵＨＶ−ＣＶＤの成膜条件は例えば、ベース圧力１０−１０Ｔｏｒｒの雰囲気中で基板温度８００℃で５分アニールし、表面の清浄化を行った後、基板温度６４０℃でＳｉ２Ｈ６、１２ＳＣＣＭ、ＧｅＨ４ ６ＳＣＣＭにて５分間成膜を行うと、一辺が１μｍのＭＩＳＦＥＴ形成部に選択的にＧｅ濃度１０％のシリコン・ゲルマニウム層が形成され、しかも、表面は完全に（３１１）ファセット面で構成される。ここで（３１１）ファセット面は、シリコン基板１１に対して６４．８°の角度をなしている（伸長方向に対して２５．２°）。
また、ファセット形状は成長条件によって変化し、６００℃Ｓｉ２Ｈ６ １２ＳＣＣＭ、ＧｅＨ４ ６ＳＣＣＭ １０分間の条件では表面は完全に（１１１）ファセット面で構成される。ここで（１１１）ファセット面は、シリコン基板１１に対して３５．３°の角度をなしている（伸長方向に対して５４．７°）。
このとき、Ｇｅ濃度には大きな変化はない。どちらの場合でも、最も厚い部分の膜厚が臨界膜厚を超えることはなく、ミスフィット転位の発生はない。
次に図５（断面図）に示すように、シリコン・ゲルマニウム層１３上にシリコンを例えば１０ｎｍ成長させて歪みシリコン層１４を形成する。このときの条件は基板温度６４０℃でＳｉ２Ｈ６ １２ＳＣＣＭ ２分間である。このシリコン層１４は、格子緩和しておらずｃ軸方向に伸びているシリコン・ゲルマニウム膜の基板表面に平行でない表面に形成されているため、シリコン・ゲルマニウム膜の厚さ方向に垂直な引っ張り歪みをシリコン膜に加える事ができる。
次に、図６（断面図）に示すように、歪みシリコン層１４上にゲート絶縁膜１５を形成する。これは例えば、酸素を用いて９５０℃の熱酸化法等によって良質の熱酸化膜１．８ｎｍを形成する。この酸化膜厚は最終的に必要となる電気的膜厚によって調整する。また、必要に応じて、Ｂ注入の際の突き抜け防止用に窒素の導入を行って酸化窒化膜としてもよい。
次に、図７｛（ａ）は平面図、（ｂ）は横断面図｝に示すように、ゲート電極材料として、多結晶シリコン膜を通常の６２０℃程度のＣＶＤ法により、７５ｎｍ程度の厚さで堆積する。さらに、必要により通常のＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行い、多結晶シリコン膜表面の平坦化を行い、通常の露光技術とエッチング技術によりゲート電極１６を形成する。
次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から３０度の角度より注入する。次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から０度の角度より注入する。次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。
以上のような不純物注入工程によって、図７（ａ）に示すようにゲート電極１６の両脇の歪みシリコン層１５内にソース・ドレイン領域１７、１８を形成する。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線を形成してＭＩＳＦＥＴが完成する。
＜移動度の比較＞
図８は、以上のようにして作成したＭＩＳＦＥＴのキャリア移動度を示すグラフである。横軸にシリコン・ゲルマニウム層中のゲルマニウム濃度をとり、縦軸に歪みシリコン層中のキャリアの移動度をとった。但し、シリコン・ゲルマニウムのファセット面は、（３１１）である。
図８は、以上のようにして作成したＭＩＳＦＥＴのキャリア移動度を示すグラフである。横軸にシリコン・ゲルマニウム層中のゲルマニウム濃度をとり、縦軸に歪みシリコン層中のキャリアの移動度をとった。但し、シリコン・ゲルマニウムのファセット面は、（３１１）である。
比較の従来例の構造は、図９に示すように、シリコン基板２１上に格子緩和したシリコン・ゲルマニウム層２２を形成し、その上にシリコンを１０ｎｍの厚さに成長させて歪みシリコン層２３を形成した基板にＭＩＳＦＥＴを形成したものである。
図８のグラフから明らかに、同一のゲルマニウム濃度で比較すれば、本発明のＰＭＯＳ、ＮＭＯＳ共に、従来のＦＥＴよりキャリアの移動度が向上しており、より高速の半導体装置が得られたことがわかる。また、本発明では、シリコン・ゲルマニウム層は臨界膜厚未満で薄いため、貫通転位やセルフヒーティングの問題が小さい。加えて、従来のＦＥＴと同等の移動度を目指す場合には、よりゲルマニウム濃度を低減することもできるため、さらに耐熱性が向上する。
尚、上述したＭＩＳＦＥＴの構造において、ゲート電極材料としては、不純物を導入した多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ等の金属、ＴｉＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物、およびこれらの材料を積層したもの等を適宜用いることができる。
また、ゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜を用いることことができる他、いわゆる高誘電体絶縁膜（ｈｉｇｈ−ｋ絶縁膜）を用いてもよい。ｈｉｇｈ−ｋ絶縁膜としては、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＨｆＯ２、ＺｒＯ２等の金属酸化膜、ＨｆＳｉＯ、ＺｒＳｉＯ，ＨｆＡｌＯ，ＺｒＡｌＯ等の組成式で表される複合金属酸化膜を挙げることができる。また、ＳｉＯ２膜、ＳｉＯＮ膜の上にこれらｈｉｇｈ−ｋ膜を積層した構造（傾斜組成を含む）としてもよい。
＜＜第２の態様＞＞
第２の態様は、シリコン表面に臨界膜厚未満の歪みシリコン・ゲルマニウムを成長させた後に、加工してシリコン表面と平行でない面を出し、その面に歪みシリコン層を形成するものである。
第２の態様は、シリコン表面に臨界膜厚未満の歪みシリコン・ゲルマニウムを成長させた後に、加工してシリコン表面と平行でない面を出し、その面に歪みシリコン層を形成するものである。
この態様の代表的な形態は、図１０に示すように、シリコン基板３１上の絶縁膜３２の上方に、シリコン・ゲルマニウム層３３をＦＩＮ型または箱形に形成し、この側面に歪みシリコン層（図示していない）を成長させ、ゲート絶縁膜３４を介してゲート電極３５を設け、その両側をソース・ドレイン領域３６、３７としたものである。
＜実施例２−１＞
この実施例では、図１０の基板３１とシリコン・ゲルマニウム層３３が絶縁膜３２で分断されていない形態を示す。以下、図１０のゲート電極を含む面で切った工程断面図で説明する。
この実施例では、図１０の基板３１とシリコン・ゲルマニウム層３３が絶縁膜３２で分断されていない形態を示す。以下、図１０のゲート電極を含む面で切った工程断面図で説明する。
図１１に示すように、シリコン基板４１上に、ゲルマニウム濃度は５％程度以上（例えば１０％）のシリコン・ゲルマニウム層４２を、臨界膜厚未満の厚さ、例えば７５ｎｍの厚さに成長させる。シリコン・ゲルマニウム層４２を後に箱形（またはＦＩＮ形）にエッチングするためのハードマスクおよびＣＭＰの際のストッパーとするために、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ （ＣＶＤ）法により、例えば１０ｎｍ厚程度以上のＳｉＯ２膜およびＳｉＮ膜等のマスク膜４３を堆積する。
次に、図１２に示すように、フォトレジストを用いて通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜をエッチングし、溝を形成し、シリコン・ゲルマニウム層４２を箱形に形成する。
次に、図１３に示すように、素子分離膜として通常のＣＶＤ法により、酸化シリコン膜４４を箱形シリコン・ゲルマニウム層厚より厚く形成し、さらに、通常のＣＭＰプロセスで平坦化する。
その後、図１４に示すように、さらに異方性エッチング技術により、酸化シリコン膜４４を薄膜化し、箱形のシリコン・ゲルマニウム層４４の箱形部（フィン部分）を露出させる。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。
次に、図１５に示すように、シリコン・ゲルマニウム層４２の側面に、選択シリコン成長により、１０ｎｍ程度の厚さで歪みシリコン層４５を形成する。成長方法は、例えば、ＵＨＶ−ＣＶＤ装置により、基板温度６４０℃でＳｉ２Ｈ６ １２ＳＣＣＭ ２分間で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和しておらずｃ軸方向に伸びている箱形に加工されたシリコン・ゲルマニウム層の側面にシリコン膜を形成するため、基板に垂直な引っ張り歪みをシリコン膜に加える事ができる。
その後、図１６に示すように、歪みシリコン層４５上にゲート絶縁膜４６を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．８ｎｍ程度の厚さで形成する。
次に図１７に示すように、ゲート電極材料として、多結晶シリコンを通常の６２０℃程度のＣＶＤ法により、７５ｎｍ程度の厚さで堆積する。さらに、通常のＣｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ （ＣＭＰ）を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極４７を形成する。
ここまでの工程で図１０に対応する構造が完成する。その後の工程は図示しないが、以下の手順でＭＩＳＦＥＴを作成する。即ち、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から３０度の角度より注入する。次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から０度の角度より注入する。
次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃，３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。
次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線を形成してＭＩＳＦＥＴが完成する。
＜実施例２−２＞
この実施例では、素子部が基板部から絶縁膜で分離されたＳＯＩ構造の形態を示す。
この実施例では、素子部が基板部から絶縁膜で分離されたＳＯＩ構造の形態を示す。
まず、図１８に示すように、シリコン基板５１上に埋め込み絶縁膜５２で分離されたシリコン層５３およびシリコン・ゲルマニウム層５４を有するＳＯＩ基板を用意する。ここで、埋め込み絶縁膜５２の厚さは例えば１００ｎｍ程度、シリコン層５３の膜厚は例えば３０ｎｍとする。また、シリコン・ゲルマニウム層５４の膜厚は７５ｎｍであり、ゲルマニウム濃度は、５％程度以上（例えば１０％）である。このシリコン・ゲルマニウム層は下部層のシリコン層５３により歪みを受けて、基板に垂直方向に格子が伸長している。このＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成される。
図１９に示すように、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン・ゲルマニウム膜及びシリコン膜を箱形（またはＦＩＮ形）に形成する。ここで、ドライエッチングされる領域が素子分離となる。
その後、箱形シリコン・ゲルマニウム層およびシリコン層の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。
次に図２０に示すように、実施例２−１と同様の条件にて、選択シリコン成長により、シリコンを１０ｎｍ程度の厚さで成長させ、歪みシリコン層５５を形成する。この歪みシリコン層には、基板に垂直方向の引っ張り歪みが導入されている。
その後は実施例２−１と同様にして、図２１に示すようにゲート絶縁膜５６を形成し、さらに、実施例２−１と同様にして、図２２に示すようにゲート電極５７を形成し、図１０に対応する構造が得られる。その後も実施例２−１と同様にして、ＭＩＳＦＥＴを完成する。
以上の実施例２−１および実施例２−２において、歪みシリコン層４５または５５を形成した後の箱形またはＦＩＮ形の半導体凸部の幅Ｗ１（図２３参照、但し（ａ）は実施例２−１、（ｂ）実施例２−２の構造を示す。）は、本発明においては目的に合わせて適宜変更することができる。Ｗ１を小さくすることにより、完全空乏化チャネルを達成することができるので、ＦＩＮ型ＭＩＳＦＥＴとしての長所を生かすことができる。この効果を得るためには、Ｗ１は好ましくは２０ｎｍ以下、特に１５ｎｍ以下が好ましい。従って、シリコン・ゲルマニウム層の幅Ｗ２もそれに合わせて、例えば４ｎｍ〜１５ｎｍ程度厚さになるように形成する。歪みシリコン層４５、５５の厚さは、１〜１５ｎｍの範囲が好ましい。
一方、Ｗ１を大きくすると、ＦＩＮ型ＭＩＳＦＥＴ特有のチャネルの完全空乏化の効果を得られないが、既に説明したように従来にない高速移動度、高耐熱性等の本発明特有の効果は得られる。従って、半導体装置のレイアウト等を考慮して、Ｗ１およびＷ２を適宜決めることができる。
尚、シリコン・ゲルマニウム層４５、５５の上部にもシリコン層を成長させ、薄いゲート絶縁膜を介してゲート電極を設けることで、上部もチャネルとして利用することはできるが、上部には歪みが導入されないので高移動度等の効果には寄与しない。
また、実施例２−２の形態におけるシリコン層５３の厚さは、特に限定されないが、厚すぎると構造によっては高速化等に寄与しないチャネル部分が増えることになり、本発明の効果においては意味がないので、通常１００ｎｍ以下、特に５０ｎｍ以下が好ましい。また通常、２０ｎｍ以上が好ましい。
ゲート電極材料およびゲート絶縁膜に関しては、前述の第１の態様で説明したものを同様に使用することができる。
さらに、第２の態様の形態として、図１０に示したような半導体凸部が１つでＭＩＳＦＥＴを構成するものを例に挙げて説明したが、図２４に示すように、基板３０１上の絶縁膜３０２上に、空隙３１０で隔てられた多数のフィン３３２がソース・ドレイン領域３０４で共通に接続され、ゲート電極３０５が共通して延在するように形成されたマルチフィン型の構成であってもよい。シリコン・ゲルマニウムの各フィンの側面に設けられた歪みシリコン層をチャネルとして使用するので、ゲート幅を増大させることができる。
＜＜第３の態様＞＞
第３の態様は、歪みシリコン層の引っ張り歪みと平行方向にチャネル電流が流れるように構成するものである。
第３の態様は、歪みシリコン層の引っ張り歪みと平行方向にチャネル電流が流れるように構成するものである。
この構造の１例を図２５に示す。この構造では、シリコン基板６１に対して垂直方向に格子が伸長しているシリコン・ゲルマニウム６２の側面に設けられた歪みシリコン層６４をチャネルとして使用するもので、より大きな引っ張り歪みがシリコン層６４に加えられている。この構造は次のようにして製造することができる。
まずシリコン基板６１上に臨界膜厚未満の厚さにシリコン・ゲルマニウム層６２を成長させる。このシリコン・ゲルマニウム層は基板に垂直方向に格子が伸長している。その後、シリコン・ゲルマニウム層を加工して、半導体凸部（箱形、ＦＩＮ形等）を形成する。その後、凸部の下部付近の基板表面にイオン注入を行い、ドレイン領域６３（ソース領域としてもよい）を形成する。次にシリコン・ゲルマニウム層６２の側面にシリコンを臨界膜厚未満に成長させ、歪みシリコン層６４を形成した後、表面にゲート絶縁膜６５を形成する。
次いで、ゲート電極材料となる多結晶シリコンを堆積したのち、ＣＭＰにより研磨して表面を平坦化した後、半導体凸部の頂上に開口を有するマスクを設け、半導体凸部の頂部にイオン注入を行ってソース領域６６（ドレイン領域としてもよい）を形成する。さらに、多結晶シリコンをエッチングして、ゲート電極６７を形成する。その後必要なコンタクト等を形成することにより、縦型ＭＩＳＦＥＴが得られる。
また、以下のように形成しても良い。まずシリコン基板６１上に臨界膜厚未満の厚さにシリコン・ゲルマニウム層６２を成長させる。このシリコン・ゲルマニウム層は基板に垂直方向に格子が伸長している。次にシリコン・ゲルマニウム層６２の側面にシリコンを臨界膜厚未満に成長させ、歪みシリコン層６４を形成した後、表面にゲート絶縁膜６５を形成する。
次いで、ゲート電極材料となる多結晶シリコンを堆積したのち、さらに、多結晶シリコンをエッチングして、ゲート電極６７を形成する。その後、基板表面にイオン注入を行い、ドレイン領域６３（ソース領域としてもよい）ソース領域６６（ドレイン領域としてもよい）を形成し、ゲート電極材料となる多結晶シリコン中への不純物導入を行なう。１０００℃の活性化アニールを行なうことによって、不純物を活性化しまた所定の位置に拡散させる。その後必要なコンタクト等を形成することにより、縦型ＭＩＳＦＥＴが得られる。
この構造の製造方法における条件は、前述の第２の態様に準じて選べばよい。
また、ゲート電極材料およびゲート絶縁膜等に関しては、前述の第１の態様で説明したものを同様に使用することができる。
Claims (18)
- 第１の半導体からなる第１半導体基層と
緩和した状態においては第１の半導体より大きな格子定数を有する第２の半導体からなり、前記第１半導体基層上に格子緩和が起こる臨界膜厚より薄い厚さに形成され、一方向の格子定数が緩和した状態より伸長している歪み第２半導体層と、
第３の半導体からなり、前記歪み第２半導体層の伸長方向と直交しない表面に形成されて、引っ張り歪みを有する歪み第３半導体層と、
この歪み第３半導体層の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と
を有することを特徴とするＭＩＳ型電界効果型トランジスタ。 - 前記第１の半導体および第３の半導体がシリコンであり、前記第２の半導体がシリコン・ゲルマニウムであることを特徴とする請求項１記載のＭＩＳ型電界効果型トランジスタ。
- 前記第１半導体基層表面の面方位が、（００１）面、（０１１）面および（１１１）面からなる群より選ばれる請求項１または２記載のＭＩＳ型電界効果型トランジスタ。
- 前記歪み第３半導体層が、前記歪み第２半導体層の伸長方向に対して、７５°以内の角度をなす面に形成されている請求項１〜３のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
- 前記歪み第２半導体層の伸長方向と直交しない表面は、第２の半導体のファセット面であることを特徴とする請求項１〜４のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
- 前記歪み第２半導体層の伸長方向と直交しない表面は、第２の半導体を成長させた後に加工されて、露出された面であることを特徴とする請求項１〜４のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
- 前記第１半導体基層が基板であって、この基板に設けられた素子分離領域によって囲まれた領域に前記歪み第２半導体層が第１半導体基層の表面の面方位とは異なるファセット面を有するように形成されていることを特徴とする請求項１〜４のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
- 前記ファセット面の少なくとも一つが、｛３１１｝面または｛１１１｝面であることを特徴とする請求項７記載のＭＩＳ型電界効果型トランジスタ。
- 前記歪み第２半導体層は、下地である前記第１半導体基層表面に対して略垂直の面を有し、この面に前記歪み第３半導体層が形成されていることを特徴とする請求項１〜４および６のいずれか１項に記載のＭＩＳ型電界効果型トランジスタ。
- 前記歪み第２半導体層は、前記第１半導体基層から突出しかつ第１半導体基層表面に対して略垂直の２つの側面を有する所定の幅の凸部を構成し、この略垂直の２つの側面に前記歪み第３半導体層が形成されていることを特徴とする請求項９記載のＭＩＳ型電界効果型トランジスタ。
- 前記歪み第２半導体層の側面に歪み第３半導体層が形成された後の凸部の幅が、１０〜３５０ｎｍであることを特徴とする請求項１０記載のＭＩＳ型電界効果型トランジスタ。
- 前記歪み第２半導体層の側面に歪み第３半導体層が形成された後の凸部の幅が、１０〜５０ｎｍであることを特徴とする請求項１０記載のＭＩＳ型電界効果型トランジスタ。
- 前記第１の半導体および第３の半導体がシリコン、前記第２の半導体がシリコン・ゲルマニウムであって、歪み第２半導体層の表面の少なくとも一部が｛１００｝面であることを特徴とする請求項９〜１２のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
- 前記第１の半導体および第３の半導体がシリコンであり、前記第２の半導体がシリコン・ゲルマニウムであって、このシリコン・ゲルマニウム中のゲルマニウム濃度が、５原子％〜４０原子％の範囲であることを特徴とする請求項１〜１３のいずれかに記載のＭＩＳ型電界効果型トランジスタ。
- 第１の半導体からなる第１半導体基層表面に、開口を有する素子分離膜を形成する工程と、
この開口に緩和した状態においては第１の半導体より大きな格子定数を有する第２の半導体を選択成長させ、一方向の格子定数が緩和した状態より伸長しかつ伸長方向と直交しないファセット面を少なくとも有する歪み第２半導体層を形成する工程と、
このファセット面に第３の半導体を成長させて歪み第３半導体層を形成する工程と、
この歪み第３半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
を有するＭＩＳ型電界効果型トランジスタの製造方法。 - 前記ファセット面の少なくとも一つが、｛３１１｝面または｛１１１｝面であることを特徴とする請求項１５記載のＭＩＳ型電界効果型トランジスタの製造方法。
- 第１の半導体からなる第１半導体基層と、この第１半導体基層の表面に成長した、緩和した状態においては第１の半導体より大きな格子定数を有する第２の半導体からなり一方向の格子定数が緩和した状態より伸長している歪み第２半導体層とを有する基板を用意する工程と、
前記歪み第２半導体層をエッチングにより加工して、歪み第２半導体層の略垂直面を露出させる工程と、
露出させた略垂直面に第３の半導体を成長させて、引っ張り歪みを有する歪み第３半導体層を形成する工程と、
この歪み第３半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
を有するＭＩＳ型電界効果型トランジスタの製造方法。 - 前記第１の半導体および第３の半導体がシリコンであり、前記第２の半導体がシリコン・ゲルマニウムであることを特徴とする請求項１６記載のＭＩＳ型電界効果型トランジスタの製造方法。
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| CN102956701B (zh) * | 2011-08-30 | 2015-04-01 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的结构及形成方法 |
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| EP3050089A4 (en) * | 2013-09-27 | 2017-05-03 | Intel Corporation | Non-planar semiconductor devices having multi-layered compliant substrates |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04282825A (ja) * | 1991-03-11 | 1992-10-07 | Sumitomo Electric Ind Ltd | 歪み制御超格子構造体の製造方法 |
| JPH05152686A (ja) * | 1991-11-25 | 1993-06-18 | Nec Corp | 半導体量子細線構造の製造方法 |
| JPH09181330A (ja) * | 1995-12-26 | 1997-07-11 | Toshiba Corp | 半導体装置 |
| JP2002057329A (ja) * | 2000-08-09 | 2002-02-22 | Toshiba Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2003249648A (ja) * | 2002-02-26 | 2003-09-05 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2004128185A (ja) * | 2002-10-02 | 2004-04-22 | Renesas Technology Corp | 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法 |
-
2005
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04282825A (ja) * | 1991-03-11 | 1992-10-07 | Sumitomo Electric Ind Ltd | 歪み制御超格子構造体の製造方法 |
| JPH05152686A (ja) * | 1991-11-25 | 1993-06-18 | Nec Corp | 半導体量子細線構造の製造方法 |
| JPH09181330A (ja) * | 1995-12-26 | 1997-07-11 | Toshiba Corp | 半導体装置 |
| JP2002057329A (ja) * | 2000-08-09 | 2002-02-22 | Toshiba Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2003249648A (ja) * | 2002-02-26 | 2003-09-05 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2004128185A (ja) * | 2002-10-02 | 2004-04-22 | Renesas Technology Corp | 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法 |
Non-Patent Citations (3)
| Title |
|---|
| JPN6011068516; Ｋ．Ｃ．Ｌｉｕ ｅｔ ａｌ．: 'Ａ Ｎｏｖｅｌ Ｓｉｄｅｗａｌｌ Ｓｔｒａｉｎｅｄ-Ｓｉ Ｃｈａｎｎｅｌ ｎＭＯＳＦＥＴ' １９９９ ５７ＴＨ ＡＮＮＵＡＬ ＤＥＶＩＣＥ ＲＥＳＥＡＲＣＨ ＣＯＮＦＥＲＥＮＣＥ ＤＩＧＥＳＴ , 1999, ＰＰ．１８０-１８１ * |
| JPN6011068518; Ｋ．Ｃ．Ｌｉｕ ｅｔ ａｌ．: 'Ａ Ｎｏｖｅｌ Ｓｉｄｅｗａｌｌ Ｓｔｒａｉｎｅｄ-Ｓｉ Ｃｈａｎｎｅｌ ｎＭＯＳＦＥＴ' Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ １９９９ , 1999, ＰＰ．６３-６６ * |
| JPN6011068519; Ｘ．Ｗａｎｇ ｅｔ ａｌ．: 'Ｂａｎｄ ａｌｉｇｎｍｅｎｔｓ ｉｎ ｓｉｄｅｗａｌｌ ｓｔｒａｉｎｅｄ Ｓｉ／ｓｔｒａｉｎｅｄ ＳｉＧｅ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ' ＳＯＬＩＤ-ＳＴＡＴＥ ＥＬＥＣＴＲＯＮＩＣＳ ＶＯＬ．４６, 2002, ＰＰ．２０２１-２０２５ * |
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