JPS6364093A - 音発生装置 - Google Patents
音発生装置Info
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- JPS6364093A JPS6364093A JP61209017A JP20901786A JPS6364093A JP S6364093 A JPS6364093 A JP S6364093A JP 61209017 A JP61209017 A JP 61209017A JP 20901786 A JP20901786 A JP 20901786A JP S6364093 A JPS6364093 A JP S6364093A
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Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/02—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories
- G10H7/04—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories in which amplitudes are read at varying rates, e.g. according to pitch
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/36—Accompaniment arrangements
- G10H1/40—Rhythm
- G10H1/42—Rhythm comprising tone forming circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- General Engineering & Computer Science (AREA)
- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、波形メモリを用いて打楽器音等の音を発生
する装置に関し、特に波形メモリにおける記憶データフ
ォーマットの改良に関するものである。
する装置に関し、特に波形メモリにおける記憶データフ
ォーマットの改良に関するものである。
［発明の概要コ
この発明は、ワード当りのビット数が例えば８である波
形メモリにサンプル当りのビット数が例えば１２である
波形データを３ワード毎に２サンプルを割当てるように
して記憶したことにより波形メモリの利用効率を高めた
ものである。
形メモリにサンプル当りのビット数が例えば１２である
波形データを３ワード毎に２サンプルを割当てるように
して記憶したことにより波形メモリの利用効率を高めた
ものである。
【従来の技術］
従来、リズム演奏袋δ等にあっては、波形メモリにドラ
ム、シンバル等の楽器音毎に対応する波形データを記憶
しておき、波形メモリから波形データを選択的に読出す
ことによりリズム演奏を行なうことが知られている。波
形データとしては、実際の打楽器の演奏音をサンプリン
グし、アナログ／ディジタル変換して得られた一連の振
幅データが用いられ、各サンプル毎の振幅データは例え
ば８ビツトである。このような波形データは、ワード当
りのビット数が８である波形メモリにワード毎に１サン
プルを割当てるようにして記憶されるのが普通であった
。
ム、シンバル等の楽器音毎に対応する波形データを記憶
しておき、波形メモリから波形データを選択的に読出す
ことによりリズム演奏を行なうことが知られている。波
形データとしては、実際の打楽器の演奏音をサンプリン
グし、アナログ／ディジタル変換して得られた一連の振
幅データが用いられ、各サンプル毎の振幅データは例え
ば８ビツトである。このような波形データは、ワード当
りのビット数が８である波形メモリにワード毎に１サン
プルを割当てるようにして記憶されるのが普通であった
。
〔発明が解決しようとする問題点］
上記した従来技術によると、サンプル当りのビット数が
多くなった場合には、波形メモリとしてもワード当りの
ビット数が多いものが必要となる。すなわち、楽器音に
よっては原音に対する忠実度を向上させるためにサンプ
ル当りのビー／ ト数を例えば１２ビツトにした方が奸
ましい場合があり、このような場合には、ワード当りの
ビット数が１２以上である波形メモリを用いることにな
り、コスト高となるのを免れない。
多くなった場合には、波形メモリとしてもワード当りの
ビット数が多いものが必要となる。すなわち、楽器音に
よっては原音に対する忠実度を向上させるためにサンプ
ル当りのビー／ ト数を例えば１２ビツトにした方が奸
ましい場合があり、このような場合には、ワード当りの
ビット数が１２以上である波形メモリを用いることにな
り、コスト高となるのを免れない。
そこで、別の方法として、２ワード毎に１サンプルを割
当てるようにして波形データを記憶させることも考えら
れるが、これでは２ワード毎に４ビツトが不使用となり
、波形メモリの利用効率が低い欠点がある。
当てるようにして波形データを記憶させることも考えら
れるが、これでは２ワード毎に４ビツトが不使用となり
、波形メモリの利用効率が低い欠点がある。
また、上記従来技術によると、各楽器音毎に波形データ
を記憶するので、ノイズ性の音についても専用の波形記
憶部を設けることになり、メモリ容量が増大するという
問題もあった。
を記憶するので、ノイズ性の音についても専用の波形記
憶部を設けることになり、メモリ容量が増大するという
問題もあった。
この発明の目的は、サンプル当りのビット数が多い波形
データをワード当りのビット数が少ない波形メモリに記
憶させる際に不使用ビット数を少なくすることにある。
データをワード当りのビット数が少ない波形メモリに記
憶させる際に不使用ビット数を少なくすることにある。
この発明の他の目的は、上記のように不使用ビット数を
少なくすると共に、ノイズ性の音を専用の波形記憶部な
しに発生回旋とすることにある。
少なくすると共に、ノイズ性の音を専用の波形記憶部な
しに発生回旋とすることにある。
この発明による音発生ｊｃ置は、波形記ｔ１部及び音発
生手段をそなえたものである。
生手段をそなえたものである。
波形記＋ｆ１部は、各々所定の複数Ｎビット（例えば８
ビツト）のデータを１ワードとして記憶可能な多数の記
憶領域を有し、これらの記憶領域には、所望の音波形の
順次のサンプルにそれぞれ対応し且つ各サンプル毎のビ
ット数ＭがＮ＜Ｍ≦１．５ Ｎの範囲の任意の整数であ
る振幅データが所定のフォーマットで記憶される。Ｎ＝
８である場合、各サンプル毎のビット数Ｍは例えば１２
である。所定のフォーマットは、順次の３つの記憶領域
毎に中央の記憶領域にはその前後の記憶領域に記憶しさ
れなかった（Ｍ−Ｎ）ビットのデータ（Ｎ＝８、Ｍ＝１
２ならば４ビツトのデータ）を記憶するようにして該３
つの記憶領域毎に順次の２サンプル分の振幅データを記
憶した形式のものである。
ビツト）のデータを１ワードとして記憶可能な多数の記
憶領域を有し、これらの記憶領域には、所望の音波形の
順次のサンプルにそれぞれ対応し且つ各サンプル毎のビ
ット数ＭがＮ＜Ｍ≦１．５ Ｎの範囲の任意の整数であ
る振幅データが所定のフォーマットで記憶される。Ｎ＝
８である場合、各サンプル毎のビット数Ｍは例えば１２
である。所定のフォーマットは、順次の３つの記憶領域
毎に中央の記憶領域にはその前後の記憶領域に記憶しさ
れなかった（Ｍ−Ｎ）ビットのデータ（Ｎ＝８、Ｍ＝１
２ならば４ビツトのデータ）を記憶するようにして該３
つの記憶領域毎に順次の２サンプル分の振幅データを記
憶した形式のものである。
音発生手段は、波形記憶部から記憶データをワード単位
で読出して各サンプル毎にＭビットの振幅データを再生
することにより上記音波形に対応した音を発生するもの
である。
で読出して各サンプル毎にＭビットの振幅データを再生
することにより上記音波形に対応した音を発生するもの
である。
上記した構成にあっては、上記音波形に対応した音を発
生させないとき、波形記憶部から記憶データをワード中
位で振幅データとして読出して発音させるようにしても
よい。
生させないとき、波形記憶部から記憶データをワード中
位で振幅データとして読出して発音させるようにしても
よい。
［作 用コ
この発明の構成によると、波形記憶部には上記のような
フォーマットで振幅データを記憶させるようにしたので
、３つの記憶領域毎にその中央の記憶領域における不使
用ビット数を少なくすることができ、特に上記したＮ＝
８、Ｍ＝１２の場合のようにＮ＝２（Ｍ−Ｎ）のときは
不使用ビット数をゼロにすることができる。
フォーマットで振幅データを記憶させるようにしたので
、３つの記憶領域毎にその中央の記憶領域における不使
用ビット数を少なくすることができ、特に上記したＮ＝
８、Ｍ＝１２の場合のようにＮ＝２（Ｍ−Ｎ）のときは
不使用ビット数をゼロにすることができる。
また、上記のように記憶データをワード単位で振幅デー
タとして読出して発音させるようにすると、ノイズ性の
音が簡単に得られると共に、１波形分の波形記憶部を省
略することができる。
タとして読出して発音させるようにすると、ノイズ性の
音が簡単に得られると共に、１波形分の波形記憶部を省
略することができる。
【実施例］
第１図は、この発明による人波形発生動作の概要を説明
するためのもので、−例としてワード当りのビット数Ｎ
＝８、サンプル当りのビット数Ｍ＝１２の場合を示す。
するためのもので、−例としてワード当りのビット数Ｎ
＝８、サンプル当りのビット数Ｍ＝１２の場合を示す。
人波形発生動作の概要（第１図）
波形記憶部１０には、各々８ビツトのデータを１ワード
として記憶可能な多数の記憶領域１２がアドレス進行に
従って設けられている。
として記憶可能な多数の記憶領域１２がアドレス進行に
従って設けられている。
多数の記憶領域１２には、−例としてタム盲の波形の順
次のサンプルにそれぞれ対応し且つサンプル毎のビット
数が１２である振幅データが所７のフォーマットで記憶
される。すなわち、アドレス０の記憶領域には、最初の
サンプルの振電データの下位８ビツトが記憶され、この
振幅データの上位４ビツトはアドレス１の記憶領域のＬ
位４ビット部ＵＢに記憶される。また、アドレス２の記
憶領域には、２番目のサンプルの振幅データの下位８ビ
ツトが記憶され、この振幅データの上位４ビツトはアド
レス１の記憶領域の下位４ビット部ＬＢに記憶される。
次のサンプルにそれぞれ対応し且つサンプル毎のビット
数が１２である振幅データが所７のフォーマットで記憶
される。すなわち、アドレス０の記憶領域には、最初の
サンプルの振電データの下位８ビツトが記憶され、この
振幅データの上位４ビツトはアドレス１の記憶領域のＬ
位４ビット部ＵＢに記憶される。また、アドレス２の記
憶領域には、２番目のサンプルの振幅データの下位８ビ
ツトが記憶され、この振幅データの上位４ビツトはアド
レス１の記憶領域の下位４ビット部ＬＢに記憶される。
以下同様にして順次３つの記憶領域毎に順次の２サンプ
ル分の振幅データが記憶される。このような記憶データ
フォーマットによれば、アドレス１．４．７・・・等の
記憶領域において不使用のビットをなくすことができる
。
ル分の振幅データが記憶される。このような記憶データ
フォーマットによれば、アドレス１．４．７・・・等の
記憶領域において不使用のビットをなくすことができる
。
波形記憶部ｌＯの記憶データは、本来はタム音を再生す
るために使用されるものであるが、この実施例では、ノ
イズ性のタム音（ノイズを含む新しいタム音）を発生す
るためにも使用される。
るために使用されるものであるが、この実施例では、ノ
イズ性のタム音（ノイズを含む新しいタム音）を発生す
るためにも使用される。
タム音に対応する波形データを発生するにあたっては、
波形記憶部１０から各記憶領域毎に８ビー／ ）のデー
タを読出して各サンプル毎に１２ビツトの振幅データを
再生する。すなわち、アドレスＯのデータ［０１とアド
レス１の上位ビット部ＵＢのデータ［１］ ＵＢとを組
合せることにより最初のサンプルに対応する１２ビツト
のデータ（［Ｏ］及び［１］ ＵＢ）を出力し、次にア
ドレス２のデータ［２］とアドレスｌの下位ビット部Ｌ
Ｂのデータ［１３ＬＢとを組合わせることにより２番目
のサンプルに対応する１２ビツトのデータ（［２］及び
［１］ ＬＢ）を出力する。そして、以下同様にして第
１図でデータ出力順序■以降の１２ビツトデータを順次
に出力する。
波形記憶部１０から各記憶領域毎に８ビー／ ）のデー
タを読出して各サンプル毎に１２ビツトの振幅データを
再生する。すなわち、アドレスＯのデータ［０１とアド
レス１の上位ビット部ＵＢのデータ［１］ ＵＢとを組
合せることにより最初のサンプルに対応する１２ビツト
のデータ（［Ｏ］及び［１］ ＵＢ）を出力し、次にア
ドレス２のデータ［２］とアドレスｌの下位ビット部Ｌ
Ｂのデータ［１３ＬＢとを組合わせることにより２番目
のサンプルに対応する１２ビツトのデータ（［２］及び
［１］ ＬＢ）を出力する。そして、以下同様にして第
１図でデータ出力順序■以降の１２ビツトデータを順次
に出力する。
また、ノイズ性タム音に対応する波形データを発生する
にあたっては、波形記憶部ｌＯから各記憶領域毎に８ビ
ツトのデータを読出すことによりアドレス０のデータ［
０］ 、アドレス１のデータ［１］、アドレス２のデー
タ［２］・・・のように８ビツトデータを順次に出力す
る。これは、通常のメモリ読出方法と同様であり、非常
に簡単である。
にあたっては、波形記憶部ｌＯから各記憶領域毎に８ビ
ツトのデータを読出すことによりアドレス０のデータ［
０］ 、アドレス１のデータ［１］、アドレス２のデー
タ［２］・・・のように８ビツトデータを順次に出力す
る。これは、通常のメモリ読出方法と同様であり、非常
に簡単である。
リズム演奏装置の回路構成（第２図）
第２図は、この発明の一実施例によるマニュアル操作式
のリズム演奏装置の回路構成を示すもので、このリズム
演奏装こは、タム盲及びノイズ性タム音を第１図につい
て前述した動作により発生可能となっている。
のリズム演奏装置の回路構成を示すもので、このリズム
演奏装こは、タム盲及びノイズ性タム音を第１図につい
て前述した動作により発生可能となっている。
打撃音波形メモリ１４は、例えばＲＯＭ （リード・オ
ンリイ・メモリ）からなるもので、リズム演奏に用いる
べき各種の打９合に対応した多数の波形記憶部を含んで
いる。各波形記憶部には、対応する打撃音の波形データ
が記憶されており、タム音以外の各打撃音に対応する波
形記憶部には、サンプル当りのビット数が８である波形
データがワード毎に１サンプルを割当てるようにして記
憶されている。タム音に対応する波形記憶部には、第１
図について前述したようにタム肝の波形データが記憶さ
れている。なお、ノイズ性タム汗は、前述したようにタ
ム合の波形データに基づいて発生させるので、ノイズ性
タム音響用の波形記憶部は設けられていない。
ンリイ・メモリ）からなるもので、リズム演奏に用いる
べき各種の打９合に対応した多数の波形記憶部を含んで
いる。各波形記憶部には、対応する打撃音の波形データ
が記憶されており、タム音以外の各打撃音に対応する波
形記憶部には、サンプル当りのビット数が８である波形
データがワード毎に１サンプルを割当てるようにして記
憶されている。タム音に対応する波形記憶部には、第１
図について前述したようにタム肝の波形データが記憶さ
れている。なお、ノイズ性タム汗は、前述したようにタ
ム合の波形データに基づいて発生させるので、ノイズ性
タム音響用の波形記憶部は設けられていない。
リズム操作子回路１６は、各種の打撃音に対応した多数
のリズム操作子（例えば自己復帰型押ボタンスイッチ）
を含むもので、各リズム操作子をオン操作するたびに打
撃音指定データＴＳＤ及び発音命令信号ＫＯＮを送出す
るようになっている。打撃音指定データＴＳＤは、オン
操作されたリズム操作子に対応する打撃音を指定するも
ので、スタートアドレスメモリ１８にアドレス信号とし
て供給される。タム音に対応するリズム操作子をオン操
作したときは、リズム操作子回路１６から打撃音指定デ
ータＴＳＤ及び発音命令信号ＫＯＮの他にタム音指定信
号ＴＯＭが送出される。このタム音指定信号ＴＯＭは、
各サンプル毎に１２ビツトのデータを再生する動作を制
御するのに用いられる。
のリズム操作子（例えば自己復帰型押ボタンスイッチ）
を含むもので、各リズム操作子をオン操作するたびに打
撃音指定データＴＳＤ及び発音命令信号ＫＯＮを送出す
るようになっている。打撃音指定データＴＳＤは、オン
操作されたリズム操作子に対応する打撃音を指定するも
ので、スタートアドレスメモリ１８にアドレス信号とし
て供給される。タム音に対応するリズム操作子をオン操
作したときは、リズム操作子回路１６から打撃音指定デ
ータＴＳＤ及び発音命令信号ＫＯＮの他にタム音指定信
号ＴＯＭが送出される。このタム音指定信号ＴＯＭは、
各サンプル毎に１２ビツトのデータを再生する動作を制
御するのに用いられる。
スタートアドレスメモリ１８は、例えばＲＯＭからなる
もので、打撃音波形メモリ１４の各波形記憶部毎にスタ
ートアドレスデータを記憶したものである。スタートア
ドレスメモリ１８からは、打Ｆ Ｍ指定データＴＳＤの
指示する打撃音に対応した波形記憶部のスタートアドレ
スを示すスタートアドレスデータＳＡＤが読出され、ア
ドレス発生器２０に供給される。
もので、打撃音波形メモリ１４の各波形記憶部毎にスタ
ートアドレスデータを記憶したものである。スタートア
ドレスメモリ１８からは、打Ｆ Ｍ指定データＴＳＤの
指示する打撃音に対応した波形記憶部のスタートアドレ
スを示すスタートアドレスデータＳＡＤが読出され、ア
ドレス発生器２０に供給される。
アドレス発生器２０は、スタートアドレスデータＳＡＤ
、発音命令信号ＫＯＮ及びタム音指定信号ＴＯＭに基づ
いてアドレスデータＡＤ及び制御信号φＧ、φｌ、φ３
、φ２＋３、ＳＥＬ等を発生するもので、詳しくは第３
図について後述する。
、発音命令信号ＫＯＮ及びタム音指定信号ＴＯＭに基づ
いてアドレスデータＡＤ及び制御信号φＧ、φｌ、φ３
、φ２＋３、ＳＥＬ等を発生するもので、詳しくは第３
図について後述する。
加算器２２は、アドレスデータＡＤを入力として波形読
出用のアドレスデータＡＤＳを送出するもので、タム音
指定信号ＴＯＭが“１”のとき。
出用のアドレスデータＡＤＳを送出するもので、タム音
指定信号ＴＯＭが“１”のとき。
ＡＮＤゲート２４から制御信号φ２．３ をキャリイ入
力Ｃ１として受取るようになっている。信号ＴＯＭが“
０”のとき、アドレスデータＡＤＳとしては、アドレス
データＡＤがそのまま送出される。
力Ｃ１として受取るようになっている。信号ＴＯＭが“
０”のとき、アドレスデータＡＤＳとしては、アドレス
データＡＤがそのまま送出される。
アドレスデータＡＤＳは、打撃音波形メモリ１４に供給
され、これに応じて波形メモリ１４からは、オンされた
リズム操作子に対応する打撃音の波形データがワード単
位で読出される。波形メモリ１４から送出されるｌクー
１分のデータ（８ビツトのデータ）は、下位４ビツトの
データＬＢ及び上位４ビツトのデータＵＢからなるもの
で、タム音の波形データについては各サンプル毎に１２
ビツトの振幅データを再生する必要があり、これを可能
にするのが、セレクタ２６及び２８．ラッチ回路３０．
３２及び３６、並びにゲート回路３４を含む回路部であ
る。
され、これに応じて波形メモリ１４からは、オンされた
リズム操作子に対応する打撃音の波形データがワード単
位で読出される。波形メモリ１４から送出されるｌクー
１分のデータ（８ビツトのデータ）は、下位４ビツトの
データＬＢ及び上位４ビツトのデータＵＢからなるもの
で、タム音の波形データについては各サンプル毎に１２
ビツトの振幅データを再生する必要があり、これを可能
にするのが、セレクタ２６及び２８．ラッチ回路３０．
３２及び３６、並びにゲート回路３４を含む回路部であ
る。
セレクタ２６は、選択信号ＳＡとして制御信号ＳＥＬを
受取るもので、この信号ＳＡが“ｌ”のとき制御信号φ
３ （入力Ａｏ ）のパルスを選択すると共に信号ＳＡ
が“Ｏ”のとき制御信号φ１ （入力Ｂｏ）のパルスを
選択することにより第１のラッチ指令信号Ｌｌ（出力Ｙ
Ｏ）を送出し、信号ＳＡが“ｌ”のとき制御信号φ１
（入力Ａ＋）のパルスを選択すると共に信号ＳＡが“Ｏ
”のとき制御信号φ３ （入力Ｂ＋）のパルスを選択す
ることにより第２のラッチ指令信号Ｌ２（出力Ｙ＋）を
送出するようになっている。
受取るもので、この信号ＳＡが“ｌ”のとき制御信号φ
３ （入力Ａｏ ）のパルスを選択すると共に信号ＳＡ
が“Ｏ”のとき制御信号φ１ （入力Ｂｏ）のパルスを
選択することにより第１のラッチ指令信号Ｌｌ（出力Ｙ
Ｏ）を送出し、信号ＳＡが“ｌ”のとき制御信号φ１
（入力Ａ＋）のパルスを選択すると共に信号ＳＡが“Ｏ
”のとき制御信号φ３ （入力Ｂ＋）のパルスを選択す
ることにより第２のラッチ指令信号Ｌ２（出力Ｙ＋）を
送出するようになっている。
セレクタ２８は、選択信号ＳＡとして制御信号ＳＥＬを
受取るもので、この信号ＳＡが°°１パのときは上位４
ビツトのデータＵＢ（入力Ａ）を選択して出力Ｙとして
送出し、信号ＳＡが゛°０パのときは下位４ビツトのデ
ータＬＢ（入力Ｂ）を選択して出力Ｙとして送出するよ
うになっている。
受取るもので、この信号ＳＡが°°１パのときは上位４
ビツトのデータＵＢ（入力Ａ）を選択して出力Ｙとして
送出し、信号ＳＡが゛°０パのときは下位４ビツトのデ
ータＬＢ（入力Ｂ）を選択して出力Ｙとして送出するよ
うになっている。
ラッチ回路３０は、第２のラッチ指令信号Ｌ２に応じて
下位４ビツトのデータＬＢ及び上位４ビツトのデータＵ
Ｂをラッチするもので、８ビツトのデータを送出するよ
うになっている。
下位４ビツトのデータＬＢ及び上位４ビツトのデータＵ
Ｂをラッチするもので、８ビツトのデータを送出するよ
うになっている。
ラッチ回路３２は、第１のラッチ指令信号Ｌ１に応じて
セレクタ２８の出力をラッチするもので、４ビツトのデ
ータを送出するようになっている。
セレクタ２８の出力をラッチするもので、４ビツトのデ
ータを送出するようになっている。
波形メモリ１４からタム音波形が読出されるとき、ラッ
チ回路３２からは、第１図に示したデータ［１］ ＵＢ
、［１］ ＬＢ、［４］ ＵＢ・・・等が項次に送出さ
れる。
チ回路３２からは、第１図に示したデータ［１］ ＵＢ
、［１］ ＬＢ、［４］ ＵＢ・・・等が項次に送出さ
れる。
ゲート回路３４は、イネーブル信号ＥＮとしてタム音指
定信号ＴＯＭｉ受取るもので、信号ＥＮが“１″のとき
（タム音波形読出時）に導通してラッチ回路３２の出力
をラッチ回路３６に供給するようになっている。
定信号ＴＯＭｉ受取るもので、信号ＥＮが“１″のとき
（タム音波形読出時）に導通してラッチ回路３２の出力
をラッチ回路３６に供給するようになっている。
ラッチ回路３６は、制御信号φ０に応じてラッチ回路３
０の出力及びゲート回路３４の出力をチー２チするもの
で、１２ビツトのデータを送出可能となっている。タム
音波形読出時には、ラッチ回路３６から１２ビツトの振
幅データが送出されるが、タム音以外の波形データを読
出す際にはゲート回路３４が非導通であるため、ラッチ
回路３０からの８ビツトの振幅データだけがラッチ回路
３６を介して送出される。なお、波形メモリ１４の出力
のラッチ動作については、第６図を参照して後述する。
０の出力及びゲート回路３４の出力をチー２チするもの
で、１２ビツトのデータを送出可能となっている。タム
音波形読出時には、ラッチ回路３６から１２ビツトの振
幅データが送出されるが、タム音以外の波形データを読
出す際にはゲート回路３４が非導通であるため、ラッチ
回路３０からの８ビツトの振幅データだけがラッチ回路
３６を介して送出される。なお、波形メモリ１４の出力
のラッチ動作については、第６図を参照して後述する。
チー２千回路３６から順次に送出される８ビツト又は１
２ビツトの振幅データからなる波形データは、ディジタ
ル／アナログ変換器（ＤＡＣ）３８によりアナログ信号
に変換されてサウンドシステム４ｏに供給される。この
結果、オン操作したリズム操作子に対応する打撃音がサ
ウンドシステム４ｏから発生されるようになり、マニュ
アルリズム演奏がＴ＝ｆ能となる。
２ビツトの振幅データからなる波形データは、ディジタ
ル／アナログ変換器（ＤＡＣ）３８によりアナログ信号
に変換されてサウンドシステム４ｏに供給される。この
結果、オン操作したリズム操作子に対応する打撃音がサ
ウンドシステム４ｏから発生されるようになり、マニュ
アルリズム演奏がＴ＝ｆ能となる。
アドレス発生器の詳細（第３図及び第４図）第３図は、
アドレス発生器２０の回路構成を示すもので、この回路
における各種の信号及びデータは第４図に示されている
。
アドレス発生器２０の回路構成を示すもので、この回路
における各種の信号及びデータは第４図に示されている
。
：ｆＳ３図において、セレクタ４２には、スタートアド
レスデータＳＡＤが入力Ｂとして供給され、同期微分回
路４４には、発音命令信号ＫＯＮが供給される０周波数
可変のクロック源４６は、第４図に示すようなりロック
信号φ＾を発生するものであり、このクロック信号φＡ
は、同期微分回路４４、遅延回路４８及びリングカウン
タ５０に供給される。
レスデータＳＡＤが入力Ｂとして供給され、同期微分回
路４４には、発音命令信号ＫＯＮが供給される０周波数
可変のクロック源４６は、第４図に示すようなりロック
信号φ＾を発生するものであり、このクロック信号φＡ
は、同期微分回路４４、遅延回路４８及びリングカウン
タ５０に供給される。
同期微分回路４４は、クロック信号φＡに同期して発音
命令信号ＫＯＮを微分するもので、第４図に示すように
φ＾の１周期に和島するパルス幅を有する出力パルスＫ
ＯＮＦを送出する。出力パルスＫＯＮＦはリングカウン
タ５０をリセットするので、リングカウンタ５０はこの
リセットの後クロック信号φＡを計数して第４図に示す
ような制御信号φ０、φ１、φ２、φ３を送出する。こ
れに伴って、制御信号φ２及びφ３を入力とするＯＲゲ
ート５２からは、制御信号φ２．３が第４図に示すよう
に送出される。
命令信号ＫＯＮを微分するもので、第４図に示すように
φ＾の１周期に和島するパルス幅を有する出力パルスＫ
ＯＮＦを送出する。出力パルスＫＯＮＦはリングカウン
タ５０をリセットするので、リングカウンタ５０はこの
リセットの後クロック信号φＡを計数して第４図に示す
ような制御信号φ０、φ１、φ２、φ３を送出する。こ
れに伴って、制御信号φ２及びφ３を入力とするＯＲゲ
ート５２からは、制御信号φ２．３が第４図に示すよう
に送出される。
出力パルスＫＯＮＰは、制御信号φ０をトリガ入力Ｔと
するフリップフロップ５４をリセットするので、フリッ
プフロップ５４からは、出力Ｑ及びＱにそれぞれ対応し
たｒＴｊ制御信号ＳＥＬ及びＳＥＬが第４図に示すよう
に送出される。
するフリップフロップ５４をリセットするので、フリッ
プフロップ５４からは、出力Ｑ及びＱにそれぞれ対応し
たｒＴｊ制御信号ＳＥＬ及びＳＥＬが第４図に示すよう
に送出される。
一方、出力パルスＫＯＮＦは、遅延回路４８に供給され
、クロック信号φＡの半周期に相当する遅延を受ける。
、クロック信号φＡの半周期に相当する遅延を受ける。
このため、遅延回路４８からは、遅延出力パルスＫＯＮ
Ｆ ′が第４図に示すように送出され、セレクタ４２に
選択信号ＳＢとして供給される。
Ｆ ′が第４図に示すように送出され、セレクタ４２に
選択信号ＳＢとして供給される。
セレクタ４２は、選択信号ＳＢが“１”であるとき人力
ＢとしてのスタートアドレスデータＳＡＤを選択して加
算器５Ｂに供給する。遅延出力パルスＫＯＮＦ′は、ゲ
ート回路５８にディスエーブル信号ＤＩＳとして供給さ
れ、ゲート回路５８を非導通とする。このため、スター
トアドレスデータＳＡＤは、加算器５６で数値変更を受
けることなくレジスタ６０に供給され、そこに制御信号
φ０のタイミングでロードされる。従って、レジスタ６
ｏの出力としては、第４図に示すように最初にスタート
アドレスデータＳＡＤが送出され、このデータＳＡＤは
、セレクタ４２に入力Ａとして供給される。
ＢとしてのスタートアドレスデータＳＡＤを選択して加
算器５Ｂに供給する。遅延出力パルスＫＯＮＦ′は、ゲ
ート回路５８にディスエーブル信号ＤＩＳとして供給さ
れ、ゲート回路５８を非導通とする。このため、スター
トアドレスデータＳＡＤは、加算器５６で数値変更を受
けることなくレジスタ６０に供給され、そこに制御信号
φ０のタイミングでロードされる。従って、レジスタ６
ｏの出力としては、第４図に示すように最初にスタート
アドレスデータＳＡＤが送出され、このデータＳＡＤは
、セレクタ４２に入力Ａとして供給される。
セレクタ６２は、タム音指定信号ＴＯＭ及び制御信号Ｓ
ＥＬを入力とするＡＮＤゲート６４の出力を選択信号Ｓ
Ｂとして受取るもので、この信号ＳＢが“０″のとき入
力Ａとしての＋１のデータを選択し、信号ＳＢが“１”
のとき入力Ｂとしての＋２のデータを選択し、いずれか
の選択データをゲート回路５８に供給するようになって
いる。遅延出力パルスＫＯＮＰ ′が発生された後、制
御信号ＳＥＬが０”である期間中は、選択信号ＳＲが“
０”であり、セレクタ６２は＋１のデータを選択してゲ
ート回路５８に供給している。
ＥＬを入力とするＡＮＤゲート６４の出力を選択信号Ｓ
Ｂとして受取るもので、この信号ＳＢが“０″のとき入
力Ａとしての＋１のデータを選択し、信号ＳＢが“１”
のとき入力Ｂとしての＋２のデータを選択し、いずれか
の選択データをゲート回路５８に供給するようになって
いる。遅延出力パルスＫＯＮＰ ′が発生された後、制
御信号ＳＥＬが０”である期間中は、選択信号ＳＲが“
０”であり、セレクタ６２は＋１のデータを選択してゲ
ート回路５８に供給している。
遅延出力パルスＫＯＮＦ ′が′０”になると、セレク
タ４２は、レジスタ６ｏの出力としてのスタートアドレ
スデータＳＡＤ （入力Ａ）を選択して加算器５６に供
給する。このとき、ゲート回路５８が導通してセレクタ
６２の出力としての＋１のデータを加算器５６に供給す
る。このため、加算器５６からはＳＡＤに１を加えたデ
ータが送出され、このデータは制御信号φ０のタイミン
グでレジスタ６ｏにロードされる。従って、レジスタ６
ｏの出力は、第４図に示すように制御信号ＳＥＬが“０
”からｌ″になるタイミングでＳＡＤ＋１となる。
タ４２は、レジスタ６ｏの出力としてのスタートアドレ
スデータＳＡＤ （入力Ａ）を選択して加算器５６に供
給する。このとき、ゲート回路５８が導通してセレクタ
６２の出力としての＋１のデータを加算器５６に供給す
る。このため、加算器５６からはＳＡＤに１を加えたデ
ータが送出され、このデータは制御信号φ０のタイミン
グでレジスタ６ｏにロードされる。従って、レジスタ６
ｏの出力は、第４図に示すように制御信号ＳＥＬが“０
”からｌ″になるタイミングでＳＡＤ＋１となる。
この後、レジスタ８０の出力は、タム音指定信号ＴＯＭ
が“ｌ”か“Ｏ”かで異なってくる。いま。
が“ｌ”か“Ｏ”かで異なってくる。いま。
信号ＴＯＭが“１″であるとすると、セレクタ６２は、
第４図に示すように制御信号ＳＥＬが“１″になるたび
＋２のデータを選択する。このため、レジスタ６０の出
力としては、第４図に示すようにＳＡＤ＋３、ＳＡＤ＋
４、Ｓ Ａ Ｄ ＋ ６ ・・・等のデータが順次に送
出されるようになる。
第４図に示すように制御信号ＳＥＬが“１″になるたび
＋２のデータを選択する。このため、レジスタ６０の出
力としては、第４図に示すようにＳＡＤ＋３、ＳＡＤ＋
４、Ｓ Ａ Ｄ ＋ ６ ・・・等のデータが順次に送
出されるようになる。
これに対して、信号Ｔ ＯＭが０”であったときは、セ
レクタ６２の出力は、制御信号ＳＥＬが“１°′のとき
でも第４図にかっこ書きで示すように＋１である。この
ため、レジスタ６ｏの出力としては、第４図にかっこ書
きで示すようにＳＡＤ＋２、ＳＡＤ＋３、ＳＡＤ＋４・
・・等のデータがｊ順次に送出されるようになる。
レクタ６２の出力は、制御信号ＳＥＬが“１°′のとき
でも第４図にかっこ書きで示すように＋１である。この
ため、レジスタ６ｏの出力としては、第４図にかっこ書
きで示すようにＳＡＤ＋２、ＳＡＤ＋３、ＳＡＤ＋４・
・・等のデータがｊ順次に送出されるようになる。
レジスタ６０の出力は、アドレスデータＡＤとして第１
図の加算器２２に供給される。信号ＴＯＭが“０”のと
きは、前述したように加算器２２からアドレスデータＡ
ＤがそのままアドレスデータＡＤＳとして送出されるが
、信号ＴＯＭが°゛１１パきは、第５図に示すように加
算器２２において加算動作が行なわれる。すなわち、ア
ドレスデータＡＤとしは、スタートアドレスデータＳＡ
Ｄを省略して示すと、０．１．３．４．６．７・・・の
ような数値変化を示すデータが加算器２２に供給され、
各数値毎に制御信号φ２．３のタイミングで１が加算さ
れる。この結果、加算器２２の出力、すなわちアドレス
データＡＤＳとしては、データＳＡＤを省略して示すと
、Ｏｌｌ、１．２．３．４．４．５．６．７．７・・・
のような数値変化を示すデータが送出される。
図の加算器２２に供給される。信号ＴＯＭが“０”のと
きは、前述したように加算器２２からアドレスデータＡ
ＤがそのままアドレスデータＡＤＳとして送出されるが
、信号ＴＯＭが°゛１１パきは、第５図に示すように加
算器２２において加算動作が行なわれる。すなわち、ア
ドレスデータＡＤとしは、スタートアドレスデータＳＡ
Ｄを省略して示すと、０．１．３．４．６．７・・・の
ような数値変化を示すデータが加算器２２に供給され、
各数値毎に制御信号φ２．３のタイミングで１が加算さ
れる。この結果、加算器２２の出力、すなわちアドレス
データＡＤＳとしては、データＳＡＤを省略して示すと
、Ｏｌｌ、１．２．３．４．４．５．６．７．７・・・
のような数値変化を示すデータが送出される。
なお、アドレスデータＡＤＳに応じて波形メモリ１４か
ら波形データを読出して発音させる際、その音高はクロ
ック信号φ＾の周波数に対応した読出速度に応じて決定
される。従って、クロック信号φＡの周波数を適宜可変
設定することで音高を制御可能である。
ら波形データを読出して発音させる際、その音高はクロ
ック信号φ＾の周波数に対応した読出速度に応じて決定
される。従って、クロック信号φＡの周波数を適宜可変
設定することで音高を制御可能である。
波形メモリ出力のラッチ動作（第２図及び第６図）
第６図は、第２図の回路において、波形メモリ１４の出
力をラッチして８ビツト又は１２ビツトの振幅データを
送出する動作を説明するためのものである。
力をラッチして８ビツト又は１２ビツトの振幅データを
送出する動作を説明するためのものである。
セレクタ２６からは、第１のラッチ指令信号Ｌｌとして
、制御信号φ３及びφｌから第６図でハツチングを施し
たパルスＰ３＋及びｐＨをを選択して配列したパルス列
が送出され、第２のラッチ指令信号Ｌ２として、制御信
号φＩ及びφ３から第６図でバー２チングを施したパル
スＰ１２及びＰ３２を選択して配列したパルス列が送出
される。
、制御信号φ３及びφｌから第６図でハツチングを施し
たパルスＰ３＋及びｐＨをを選択して配列したパルス列
が送出され、第２のラッチ指令信号Ｌ２として、制御信
号φＩ及びφ３から第６図でバー２チングを施したパル
スＰ１２及びＰ３２を選択して配列したパルス列が送出
される。
前述したようなアドレスデータＡＤＳに基づく波形メモ
リ１４の出力としては、タム音以外の波形を読出す場合
（これには第１図で示したようにノイズ性タム音波形を
読出す場合も含まれる）には、第６図（Ａ）に示すよう
にアドレス０のデータ［０］、アドレスｌのデータ［１
］、アドレス２のデータ［２］・・・等が順次に送出さ
れ、タム汗波形を読出す場合には、第６図（Ｂ）に示す
ようにデータ［０］、［１］、［１］、［２〕、［３］
、［４］、［４］・・・等が順次に送出される。
リ１４の出力としては、タム音以外の波形を読出す場合
（これには第１図で示したようにノイズ性タム音波形を
読出す場合も含まれる）には、第６図（Ａ）に示すよう
にアドレス０のデータ［０］、アドレスｌのデータ［１
］、アドレス２のデータ［２］・・・等が順次に送出さ
れ、タム汗波形を読出す場合には、第６図（Ｂ）に示す
ようにデータ［０］、［１］、［１］、［２〕、［３］
、［４］、［４］・・・等が順次に送出される。
タム音以外の波形を読出す場合は、ゲート回路３４が非
導通となるので、ラッチ回路３０及び３８を介して８ビ
ツトの振幅データが送出される。すなわち、第６図（Ａ
）のデータ［０］は、第２のラッ千指令信号Ｌ２のパル
スＰ１２に応じてラッチ回路３０にラッチされる。そし
て、このときのラッチ回路３０の出力（データ［０］）
は、ラッチ回路３６に制御信号φ０のタイミングでラッ
チされる０次に、第６図（Ａ）のデータ［１］は、信号
Ｌ２のパルスＰ３？４応じてラッチ回路３０にラッチさ
れ、このときのラッチ出力（データ［ｌ］）は制御信号
Φ０のタイミングでラッチ回路３６にラッチされる。こ
の後は、同様の動作が行なわれる。
導通となるので、ラッチ回路３０及び３８を介して８ビ
ツトの振幅データが送出される。すなわち、第６図（Ａ
）のデータ［０］は、第２のラッ千指令信号Ｌ２のパル
スＰ１２に応じてラッチ回路３０にラッチされる。そし
て、このときのラッチ回路３０の出力（データ［０］）
は、ラッチ回路３６に制御信号φ０のタイミングでラッ
チされる０次に、第６図（Ａ）のデータ［１］は、信号
Ｌ２のパルスＰ３？４応じてラッチ回路３０にラッチさ
れ、このときのラッチ出力（データ［ｌ］）は制御信号
Φ０のタイミングでラッチ回路３６にラッチされる。こ
の後は、同様の動作が行なわれる。
従って、ラッチ回路３Ｂの出力としては、第６図に（Ａ
ｏｕ＋ ）として示すように［０］、［１Ｆ、［２］、
［３］・・・等の８ビツトの振幅データが順次に送出さ
れる。
ｏｕ＋ ）として示すように［０］、［１Ｆ、［２］、
［３］・・・等の８ビツトの振幅データが順次に送出さ
れる。
一方、タム音波形を読出す場合は、タム音指定信号ＴＯ
Ｍに応じてゲート回路３４が導通状態となるので、ラッ
チ回路３６からは１２ビツトの振幅データが送出される
。
Ｍに応じてゲート回路３４が導通状態となるので、ラッ
チ回路３６からは１２ビツトの振幅データが送出される
。
すなわち、制御信号ＳＥＬに応答するセレクタ２８は、
波形メモリ１４の出力が第６図（Ｂ）のデータ［０］及
び［１〕のとき上位４ビツトのデータＵＢｔ−選択し、
データ［１］及び［２〕のとき下位４ビツトのデータＬ
Ｂｔｌ−選択する。このため、ラッチ回路３２には、第
１のラッチ指令信号Ｌ１のパルスＰＴｈｌに応じてデー
タＣｔ］のうちのＬ位４ビットのデータ［１］ ＵＢが
ラッチされ、次に信号Ｌ１のパルスＦｉｌに応じてデー
タ［１］のうちの下位４ビツトのデータ［１］ ＬＢが
ラッチされる。この後は、同様にしてチー２千回路３２
にデータ［４］ ＵＢ、 ［４］ ＬＢ、 ［７］ＵＢ
、 ［７〕ＬＢ・・・等が順次にラッチされる。
波形メモリ１４の出力が第６図（Ｂ）のデータ［０］及
び［１〕のとき上位４ビツトのデータＵＢｔ−選択し、
データ［１］及び［２〕のとき下位４ビツトのデータＬ
Ｂｔｌ−選択する。このため、ラッチ回路３２には、第
１のラッチ指令信号Ｌ１のパルスＰＴｈｌに応じてデー
タＣｔ］のうちのＬ位４ビットのデータ［１］ ＵＢが
ラッチされ、次に信号Ｌ１のパルスＦｉｌに応じてデー
タ［１］のうちの下位４ビツトのデータ［１］ ＬＢが
ラッチされる。この後は、同様にしてチー２千回路３２
にデータ［４］ ＵＢ、 ［４］ ＬＢ、 ［７］ＵＢ
、 ［７〕ＬＢ・・・等が順次にラッチされる。
このようなラッチ回路３２のラッチ動作に並行してラッ
チ回路３０には、第２のラッチ指令信号Ｌ２のパルスＰ
１２に応じてデータ［０］がラッチされ、次に信号Ｌ２
のパルスＰ３２に応じてデータ［２］がラッチされる。
チ回路３０には、第２のラッチ指令信号Ｌ２のパルスＰ
１２に応じてデータ［０］がラッチされ、次に信号Ｌ２
のパルスＰ３２に応じてデータ［２］がラッチされる。
この後は、同様にしてラッチ回路３２にデータ［３］、
［５］、 ［６〕・・・等が順次にラッチされる。
［５］、 ［６〕・・・等が順次にラッチされる。
上記のようなラッチ回路３０及び３２のラッチ動作に並
行して各々のラッチ出力を制御信号φ０に応じてラッチ
回路３６でラッチすると、ラッチ回路３６の出力として
は、第６図に（Ｂｏｕ＋）として示すように［０］及び
［１］ ＵＢ、［２］及び［１］ＬＢ、［３］及び［４
］ ＵＢ、［５］及び［４］ＬＢ・・・等の１２ビツト
の振幅データが順次に送出される。このような送出デー
タを第１図に示した１２ビツトのデータと対比すると、
両者が一致していることが明らかである。
行して各々のラッチ出力を制御信号φ０に応じてラッチ
回路３６でラッチすると、ラッチ回路３６の出力として
は、第６図に（Ｂｏｕ＋）として示すように［０］及び
［１］ ＵＢ、［２］及び［１］ＬＢ、［３］及び［４
］ ＵＢ、［５］及び［４］ＬＢ・・・等の１２ビツト
の振幅データが順次に送出される。このような送出デー
タを第１図に示した１２ビツトのデータと対比すると、
両者が一致していることが明らかである。
変形例
上記実施例では、リズム盲として１発音タイミング毎に
１音を発生させるようにしたが、時分割多重方式等によ
り複数音を同時発汗可能としてもよい。
１音を発生させるようにしたが、時分割多重方式等によ
り複数音を同時発汗可能としてもよい。
また、上記実施例では、マニュアル操作によりリズム演
奏を行なうようにしたが、リズムパターンメモリを設け
、このメモリに記憶したリズムパターンに従って波形メ
モリからの波形データ読出しを制御することにより自動
的にリズム演奏を行なわせるようにしてもよい。
奏を行なうようにしたが、リズムパターンメモリを設け
、このメモリに記憶したリズムパターンに従って波形メ
モリからの波形データ読出しを制御することにより自動
的にリズム演奏を行なわせるようにしてもよい。
［発明の効果］
以上のように、この発明によれば、サンプル当りのビッ
ト数が多い波形データをワード当りのビット数が少ない
波形メモリに記憶する際に不使用ビット数の少ない記憶
データフォーマットを採用したので、波形メモリの利用
効率が大幅に向上するものである。
ト数が多い波形データをワード当りのビット数が少ない
波形メモリに記憶する際に不使用ビット数の少ない記憶
データフォーマットを採用したので、波形メモリの利用
効率が大幅に向上するものである。
また、１つの波形記憶部の記憶データに基づいて波形の
異なる２音を選択的に発生させるようにしたので、波形
メモリの容量を少なくとも１波形分だけ減らせる効果が
あり、特にノイズ性の音を専用の波形記憶部を設けずに
発生できることはリズム演奏装置等を低コストで実現す
る上で有益なことである。
異なる２音を選択的に発生させるようにしたので、波形
メモリの容量を少なくとも１波形分だけ減らせる効果が
あり、特にノイズ性の音を専用の波形記憶部を設けずに
発生できることはリズム演奏装置等を低コストで実現す
る上で有益なことである。
そのＥ、ノイズ性の音としては、ランダム性の高い良質
の音が得られると共に、読出速度を変えることで容易に
音高を制御できる等の利点もある。
の音が得られると共に、読出速度を変えることで容易に
音高を制御できる等の利点もある。
第１図は、この発明による人波形発生動作の概要を説明
するための説明図、 第２図は、この発明の一実施例によるリズム演奏装置の
回路構成を示す回路図、 第３図は、アドレス発生器の回路構成を示す回路図、 第４図は、アドレス発生器の動作を説明するためのタイ
ムチャート、 第５図は、加算ぶの加算動作を説明するためのタイムチ
ャート、 第６図は、波形メモリ出力のラッチ動作を説明するため
のタイムチャートである。 ｌＯ・・・波形記憶部、 １２・・・記憶領域、！４・
・・打撃音波形メモリ、１６・・・リズム操作子回路、
１８・・・スタートアドレスメモリ、２０・・・アドレ
ス発生器、２２・・・加算器、２６．２８・・・セレク
タ、３０．３２・・・ラッチ回路、３４・・・ゲート回
路、３８・・・ディジタル／アナログ変換器、４０・・
・サウンドシステム。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 沢 敏 間 第５図（加算Ｈｆ）加算動作）
するための説明図、 第２図は、この発明の一実施例によるリズム演奏装置の
回路構成を示す回路図、 第３図は、アドレス発生器の回路構成を示す回路図、 第４図は、アドレス発生器の動作を説明するためのタイ
ムチャート、 第５図は、加算ぶの加算動作を説明するためのタイムチ
ャート、 第６図は、波形メモリ出力のラッチ動作を説明するため
のタイムチャートである。 ｌＯ・・・波形記憶部、 １２・・・記憶領域、！４・
・・打撃音波形メモリ、１６・・・リズム操作子回路、
１８・・・スタートアドレスメモリ、２０・・・アドレ
ス発生器、２２・・・加算器、２６．２８・・・セレク
タ、３０．３２・・・ラッチ回路、３４・・・ゲート回
路、３８・・・ディジタル／アナログ変換器、４０・・
・サウンドシステム。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 沢 敏 間 第５図（加算Ｈｆ）加算動作）
Claims (1)
- 【特許請求の範囲】 １、（ａ）各々所定の複数Ｎビットのデータを１ワード
として記憶可能な多数の記憶領域を有する波形記憶部で
あって、該多数の記憶領域には、所望の音波形の順次の
サンプルにそれぞれ対応し且つ各サンプル毎のビット数
ＭがＮ＜Ｍ≦１．５Ｎの範囲の任意の整数である振幅デ
ータが所定のフォーマットで記憶され、該所定のフォー
マットは、順次の３つの記憶領域毎に中央の記憶領域に
はその前後の記憶領域に記憶しきれなかった（Ｍ−Ｎ）
ビットのデータを記憶するようにして該３つの記憶領域
毎に順次の２サンプル分の振幅データを記憶した形にな
っているものと、 （ｂ）前記波形記憶部から記憶データをワード単位で読
出して各サンプル毎にＭビットの振幅データを再生する
ことにより前記音波形に対応する音を発生する音発生手
段と をそなえた音発生装置。 ２、（ａ）各々所定の複数Ｎビットのデータを１ワード
として記憶可能な多数の記憶領域を有する波形記憶部で
あって、該多数の記憶領域には、所望の音波形の順次の
サンプルにそれぞれ対応し且つ各サンプル毎のビット数
ＭがＮ＜Ｍ≦１．５Ｎの範囲の任意の整数である振幅デ
ータが所定のフォーマットで記憶され、該所定のフォー
マットは、順次の３つの記憶領域毎に中央の記憶領域に
はその前後の記憶領域に記憶しきれなかった（Ｍ−Ｎ）
ビットのデータを記憶するようにして該３つの記憶領域
毎に順次の２サンプル分の振幅データを記憶した形にな
っているものと、 （ｂ）発生すべき音として前記音波形に対応する第１の
音又はノイズ性の音波形に対応する第２の音を指定する
音指定手段と、 （ｃ）前記第１の音が指定されたときは前記波形記憶部
から記憶データをワード単位で読出して各サンプル毎に
Ｍビットの振幅データを再生することにより前記第１の
音を発生し、前記第２の音が指定されたときは前記波形
記憶部から記憶データをワード単位で振幅データとして
読出すことにより前記第２の音を発生する音発生手段と をそなえた音発生装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61209017A JPH0656555B2 (ja) | 1986-09-05 | 1986-09-05 | 音発生装置 |
| EP87112354A EP0258798B1 (en) | 1986-09-05 | 1987-08-25 | Apparatus for generating tones by use of a waveform memory |
| DE87112354T DE3785625T2 (de) | 1986-09-05 | 1987-08-25 | Tonerzeugungsvorrichtung mit Wellenformspeicher. |
| US07/091,425 US4809577A (en) | 1986-09-05 | 1987-08-31 | Apparatus for generating tones by use of a waveform memory |
| SG133993A SG133993G (en) | 1986-09-05 | 1993-12-17 | Apparatus for generating tones by use of a waveform memory |
| HK39/94A HK3994A (en) | 1986-09-05 | 1994-01-13 | Apparatus for generating tones by use of a waveform memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61209017A JPH0656555B2 (ja) | 1986-09-05 | 1986-09-05 | 音発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6364093A true JPS6364093A (ja) | 1988-03-22 |
| JPH0656555B2 JPH0656555B2 (ja) | 1994-07-27 |
Family
ID=16565887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61209017A Expired - Fee Related JPH0656555B2 (ja) | 1986-09-05 | 1986-09-05 | 音発生装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4809577A (ja) |
| EP (1) | EP0258798B1 (ja) |
| JP (1) | JPH0656555B2 (ja) |
| DE (1) | DE3785625T2 (ja) |
| HK (1) | HK3994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03180896A (ja) * | 1989-12-09 | 1991-08-06 | Yamaha Corp | 電子楽器のデータ発生装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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