JPS6360611A - Differential input/differential output type amplifier - Google Patents
Differential input/differential output type amplifierInfo
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は差動入力差動出力型増幅器において、入力イン
ピーダンスを高く設定すると系の安定性が悪くなる従来
例の問題点を解決するため、差動入力を直接2個の人力
段FETのゲートに供給し、この入力段FETから2f
Iのカレントミラー回路を介してその間から差動出力を
取出づ゛構成とすることにより、
従来のものと同じ利1qを持ち、かつ、入力インピーダ
ンスが高く、系の安定性が良好な回路を得るようにした
ものである。[Detailed Description of the Invention] [Summary] The present invention solves the problem of conventional differential input differential output amplifiers where system stability deteriorates when the input impedance is set high. It is directly supplied to the gates of two manual stage FETs, and the 2f
By configuring the differential output from between them through a current mirror circuit of I, a circuit with the same gain 1q as the conventional one, high input impedance, and good system stability can be obtained. This is how it was done.
本発明は差動入力差動出力型増幅器に関する。 The present invention relates to a differential input differential output type amplifier.
特に、微小信号の差動入力差動出力型増幅器においては
、入力インピーダンスが高いことが重要であり、このよ
うな増幅器が必要とされている。In particular, in a differential input differential output type amplifier for small signals, it is important that the input impedance is high, and such an amplifier is needed.
第6図は従来の差動増幅器の一例を示す。入力側子11
.12に印加された入力電圧V+ 、I2はその差をと
られて出力端子2に出力電圧Voとして取出される。こ
の回路の利1qは、となり、出力電圧Voは、
となる。又、入力電圧v1の変化分をΔVI、入力電流
11の変化分をΔr1とすると、この回路の入力インピ
ーダンスZは、
〔発明が解決しようとする問題点〕
上記従来のものは、利得R2/R1を得るための抵抗R
1が入力側子11.12に直接接続されており、これに
より、DC的にパスがあって電流11.12が流れ、入
力インピーダンスZが比較的低い問題点があった。FIG. 6 shows an example of a conventional differential amplifier. Input side child 11
.. The difference between the input voltages V+ and I2 applied to the terminal 12 is taken out as the output voltage Vo at the output terminal 2. The profit 1q of this circuit is as follows, and the output voltage Vo is as follows. Further, if the change in input voltage v1 is ΔVI, and the change in input current 11 is Δr1, then the input impedance Z of this circuit is: [Problem to be solved by the invention] The above conventional circuit has a gain of R2/R1. The resistance R to obtain
1 is directly connected to the input terminal 11.12, and as a result, there is a DC path and current 11.12 flows, resulting in a relatively low input impedance Z.
又、利(qを一定にして入力インピーダンスZを高くし
ようとすると必然的に抵抗R1とR2の値を大にしなけ
ればならず、このようにすると、抵抗R2の寄生容量等
により安定性が悪化する問題点があった。Also, if you try to increase the input impedance Z while keeping the gain (q) constant, you will inevitably have to increase the values of the resistors R1 and R2, and if you do this, the stability will deteriorate due to the parasitic capacitance of the resistor R2. There was a problem.
本発明になる差動入力差動出力型増幅器は、第1図に示
す如く、
入力側子(11,12)に入来する差動入力(VI 、
I2 )を直接夫々のゲートに供給される2個の入力段
FET(Ts、I4 )と、入力段FET (Ts 、
I4 )の夫々のソースに同じ抵抗値の抵抗(R+
)を夫々介して共通の第1の定電流源(I3)に接続さ
れた入力側゛電流回路と、入力段FET (Ts 、T
a )の夫々のドレインに別のFET (T+ 、Ts
、及び、I2 、76 )で構成されるカレントミラ
ー回路を介して夫々同じ電流値の第2の定電流源(I4
)を接続され、別のFET (T+ 、Ts 、及び、
I2 、 Ts )と第2の定電流源(I4)との接続
点の間に同じ抵抗値の抵抗(R2)を2個直列に接続さ
れた出力側電流回路と、出力側電流回路における上記別
のF E T(T+ 、Ts 、及び、I2.Ta)と
上記第2の定電流11u(Ia)との夫々の接続点より
差動出力(Vo + 、 Vo 2 )を取出す出力端
子(21゜22)とより構成してなる。As shown in FIG. 1, the differential input differential output type amplifier according to the present invention has differential inputs (VI, VI,
Two input stage FETs (Ts, I4) are supplied with I2) directly to their respective gates, and an input stage FET (Ts,
A resistor (R+
) and an input stage FET (Ts, T
a) on the respective drains (T+, Ts
, I2, 76) are connected to second constant current sources (I4, 76) with the same current value, respectively.
) is connected to another FET (T+, Ts, and
The output side current circuit has two resistors (R2) of the same resistance value connected in series between the connection point between I2, Ts) and the second constant current source (I4), and the above-mentioned difference in the output side current circuit. Output terminals (21°) from which differential outputs (Vo + , Vo 2 ) are taken out from respective connection points of FET (T+, Ts, and I2.Ta) and the second constant current 11u (Ia). 22).
差動入力を(VI I2)、利得をR2/R1とする
と、差動出力(V01 V02)は(R2/R1>
・(VI −I2 ) となり、従来回路と同じ利得R
2/R1を持ち、かつ、差動入力を直接2個の入力段F
ET Ts 、I4に供給しているところから入力イ
ンピーダンスの高い差動入力差動出力型増幅器を得るこ
とかできる。If the differential input is (VI I2) and the gain is R2/R1, the differential output (V01 V02) is (R2/R1>
・(VI −I2), and the gain R is the same as the conventional circuit.
2/R1, and the differential input is directly connected to the two input stages F.
A differential input differential output type amplifier with high input impedance can be obtained from the supply to ET Ts and I4.
第1図は本発明になる差動入力差動出力型増幅器の第1
実施例の回路図を示す。同図において、入ノj端子11
、1ztL夫々直接MO8FETT3 、I4のゲート
に接続されており、FETT3 、Taのソースは抵抗
R1を介して共通に定電流源■4に接続されており、そ
のドレインはMOSFET T+ 、I2のドレイン
及びゲートに接続されている。FET T+ 、I2
のソースは電源に接続されており、そのトレイン及びゲ
ートはMOSFET Ts 、Ts (7)ゲートに
接続されている。FET Ta 、Tsにて第1のカ
レントミラー回路、FET T2.T6にて第2のカ
レントミラー回路が構成されている。FIG. 1 shows the first differential input differential output amplifier according to the present invention.
A circuit diagram of an example is shown. In the same figure, the inlet j terminal 11
, 1ztL are directly connected to the gates of MOSFETs T3 and I4, respectively, and the sources of FETs T3 and Ta are commonly connected to constant current source 4 via a resistor R1, and their drains are connected to the drains and gates of MOSFETs T+ and I2. It is connected to the. FET T+, I2
The source of is connected to the power supply, and its train and gate are connected to the gates of MOSFETs Ts, Ts (7). A first current mirror circuit is formed by FET Ta and Ts, and FET T2. A second current mirror circuit is configured at T6.
FETTs、Tsのソースは電源に接続されており、そ
のドレインは夫々出力端子2+ 、22に接続されてい
ると共に、夫々定電流源I4に接続されている。FET
Ts 、Tsの各ドレイン間には2個の抵抗R2が
直列に接続されている。The sources of the FETs Ts and Ts are connected to the power supply, and the drains thereof are connected to the output terminals 2+ and 22, respectively, and to the constant current source I4. FET
Two resistors R2 are connected in series between the drains of Ts and Ts.
ここで、FET Ta 、T2 、Ts 、Tsの電
流増幅率を夫々βT1.βT2.βT5.βT6とし、
FET T3 、Taの相互コンダクタンスを夫々q
、qIl1丁、とすると、
T3
なる条件を満足するとき、出力差動利得はR2/R+
となり、差動出力(Vo + Vo 2 )は、とな
る。以下、これについて説明する。Here, the current amplification factors of FETs Ta, T2, Ts, and Ts are respectively βT1. βT2. βT5. βT6,
Let the mutual conductance of FET T3 and Ta be q
, qIl1, then when the condition T3 is satisfied, the output differential gain is R2/R+
The differential output (Vo + Vo 2 ) is as follows. This will be explained below.
いま、VI =V2 (7)定常時(7)FET T
3のソース電位をV3A、定電流源■3と抵抗R1との
接続点の電位をVAとすると、VI V2=Δv1の
ように入力側子11が変動した場合、FET T3の
ソース電位はV3A+Δ■1になり、定電流源I3と抵
抗R+ どの接続点の電位はになる。これにより、FE
T T3側の抵抗R1に流れる電流は、
になり、FET TA側の抵抗R1に流れる電流は、
となる。ここに、VA AはFET Tsのソース電
位である。Now, VI = V2 (7) At steady state (7) FET T
Assuming that the source potential of FET T3 is V3A, and the potential of the connection point between constant current source 3 and resistor R1 is VA, if the input terminal 11 fluctuates as shown in VI V2 = Δv1, the source potential of FET T3 will be V3A + Δv1. 1, and the potential at which connection point between constant current source I3 and resistor R+ becomes. This allows the FE
The current flowing through the resistor R1 on the T T3 side is as follows, and the current flowing through the resistor R1 on the FET TA side is as follows. Here, VA A is the source potential of FET Ts.
従って、FET Tf側の抵抗R+に流れる電流の変
化分は、
Δv1
2R+
となり、FET T4側の抵抗R1に流れる電流の変
化分は、
一ΔV1
2R+
となる。電流変化分へV+/2R+はカレントミラーと
してFET Taを介してt= E T 王5に流
れる一方、電流変化分−(ΔV+/2R+)はカレント
ミラーとしてFET T2を介してFET Tsに
流れる。この場合、電流変化分ΔV1/2R1は2個の
抵抗R2を介して右側の定電流源I4に流れ、この2個
の抵抗R2にはなる電圧を生じ、これが出力端子2+
、22間より取出されて差動出力(Vo + Vo
2 )となる。Therefore, the amount of change in the current flowing through the resistor R+ on the FET Tf side is Δv1 2R+, and the amount of change in the current flowing through the resistor R1 on the FET T4 side is - ΔV1 2R+. The current change amount V+/2R+ flows as a current mirror through FET Ta to t=ET 5, while the current change amount -(ΔV+/2R+) flows as a current mirror through FET T2 to FET Ts. In this case, the current change ΔV1/2R1 flows through the two resistors R2 to the constant current source I4 on the right, and a voltage is generated across the two resistors R2, which is applied to the output terminal 2+
, 22 and a differential output (Vo + Vo
2).
一方、前述の条件を、 にすると、差動出力(Vo +−V02)は、となる。On the other hand, the above conditions, Then, the differential output (Vo + - V02) becomes.
このように、本発明の差動入力差動出力型増幅器は、入
力側子11.12に直接MO8FETT3 、T4のゲ
ートが接続されているので、第6図示の従来回路に比し
て入力インピーダンスを高くとりl? (DC的にパス
がない)、この場合、従来回路と同じ利得R2/R+を
有する。As described above, the differential input differential output type amplifier of the present invention has the gates of MO8FETs T3 and T4 directly connected to the input terminals 11 and 12, so the input impedance is lower than that of the conventional circuit shown in FIG. Is it expensive? (There is no DC path), in this case it has the same gain R2/R+ as the conventional circuit.
次に、FET Ta 、Ts 、或いは、F E T
T2 、Tsによるカレントミラー回路の消!¥電力に
ついて考えてみる。第1図示の回路のカレントミラー回
路の概略を示すと第2図に示す如くとなる。同図におい
て、入力側電流■1は入力側トランジスタQ1を経て流
れる一方、この入力側電流11に比例した大きさの出力
側電流■2が出力側トランジスタQ2を経て流れる。Next, FET Ta, Ts or FET
The current mirror circuit is turned off by T2 and Ts! ¥Let's think about electricity. The current mirror circuit of the circuit shown in FIG. 1 is schematically shown in FIG. 2. In the figure, an input current 1 flows through an input transistor Q1, while an output current 2 proportional to the input current 11 flows through an output transistor Q2.
ここで、トランジスタQ+ 、Q2の電流増幅率を夫々
β1.β2とすると、出力側電流I2は、l2−(β2
/β1)■1 (1)となる。ここで、入
力側電流1+の微小変化分又は実信号成分をΔII、入
力側電流11のDC成分(一定)をII ocとすると
、入力側電流11は
It =lI DC+Δ11 ■となり
、(1)式、2式より、出力側電流12はl2=(β2
/β1)・(IIDc十Δ11)■
となる。Here, the current amplification factors of transistors Q+ and Q2 are respectively β1. Assuming β2, the output side current I2 is l2-(β2
/β1)■1 (1). Here, if the minute change or real signal component of the input side current 1+ is ΔII, and the DC component (constant) of the input side current 11 is II oc, then the input side current 11 is It = lI DC + Δ11 ■, and the equation (1) , from equation 2, the output side current 12 is l2 = (β2
/β1)・(IIDc+Δ11)■.
ところで、本発明では回路構成上、出力側電流I2に入
力側電流11のDC成分を取出したくない。つまり、主
として(β2/β1)・Δ11を得たい。このような場
合、上記0式中、(β2/β1)・IIocの項は余分
であり、出力側電流I2にはこの(β2/βI)・II
ocなる比較的大きな電流が流れ、この分だけ消¥1電
力が多くなる不都合を生じる。By the way, in the present invention, due to the circuit configuration, it is not desirable to extract the DC component of the input side current 11 into the output side current I2. In other words, we primarily want to obtain (β2/β1)·Δ11. In such a case, the term (β2/β1)・IIoc in the above equation 0 is redundant, and the output side current I2 contains this (β2/βI)・IIoc.
A relatively large current called oc flows, causing the inconvenience that the amount of power consumed increases by that amount.
第3図は上記不都合を除去した本発明になる差動入力差
動出力型増幅器の第2実施例の回路図を示し、同図中、
第1図と同一構成部分には同一番号、同一符号を付す。FIG. 3 shows a circuit diagram of a second embodiment of the differential input differential output type amplifier according to the present invention, which eliminates the above-mentioned disadvantages.
Components that are the same as those in FIG. 1 are given the same numbers and symbols.
同図において、MO3FETT+’ はFET T+
と並列に接続されており、MOSFET T2’
はFET T2と並列に接続されている。FET
T+ ’ 、T2 ’ のゲートは共通にDCバイアス
端子3に接続されている。つまり、FET T+ 、
T+ ’ 、Tsにて第1のカレントミラー回路、FE
T T2 、、T2 ’ 。In the same figure, MO3FET T+' is FET T+
is connected in parallel with MOSFET T2'
is connected in parallel with FET T2. FET
The gates of T+' and T2' are commonly connected to the DC bias terminal 3. In other words, FET T+,
T+', first current mirror circuit at Ts, FE
T T2,, T2'.
T6にて第2のカレントミラー回路が構成されている。A second current mirror circuit is configured at T6.
いま、一方のカレントミラー回路の概略を第4図に示し
、その原理図を第5図に示す。Now, a schematic diagram of one current mirror circuit is shown in FIG. 4, and a diagram of its principle is shown in FIG.
第5図において、入力側電流11は一定電流I nとし
て定電流giAに流れると共に、電流112として入力
側トランジスタQ1を経て流れる。このように、定電流
源Aを設けたため、入力側電流11のDC成分はこの定
電流源Aを経て流れる一定電流1 ++分だけ少なくな
る。従って、前記0式より、出力側電流12は、
12=
(β2/β+ ) ((It oc−In >十Δ1
1))となり、(β2/β1)・111だけ第2図示の
回路のものよりも省電力化を図り得る。In FIG. 5, the input current 11 flows as a constant current In to a constant current giA, and also flows as a current 112 through the input transistor Q1. As described above, since the constant current source A is provided, the DC component of the input side current 11 is reduced by the constant current 1 ++ flowing through the constant current source A. Therefore, from the above formula 0, the output side current 12 is: 12 = (β2/β+) ((Itoc-In > 10Δ1
1)), and the power consumption can be reduced by (β2/β1)·111 compared to the circuit shown in the second diagram.
これと同様に、第4図において、入力側電流I+は電流
I nとしてトランジスタQ3を経て流れると共に、電
流r 12として入力側トランジスタQ1を経て流れる
。この場合、トランジスタQ3のドレイン飽和領域(5
aturation領域)におけるドレイン・ソース間
電圧対ドレイン・ソース電流特性の傾きRosが充分大
であるとすれば、端子3からDCバイアスにより定流1
uを任意の大きさに設定できる。従って、前記4)式
中、I+oc=h!に設定することもでき、DC成分を
全く無視し得る程度にすることができる。Similarly, in FIG. 4, input current I+ flows through transistor Q3 as current In and through input transistor Q1 as current r12. In this case, the drain saturation region (5
If the slope Ros of the drain-source voltage versus drain-source current characteristic in the
u can be set to any size. Therefore, in the above formula 4), I+oc=h! It is also possible to set the DC component to a completely negligible level.
このように、第3図示の第2実施例のものは、第1図示
の第1実施例のものに比して省電力化を図り得る。その
伯の動作は第1実施例と同様であるので、その説用を省
略する。In this way, the second embodiment shown in the third figure can save more power than the first embodiment shown in the first figure. Since its operation is the same as that in the first embodiment, its explanation will be omitted.
本発明によれば、従来回路と同じ利得を有し、かつ、入
力インピーダンスの高い増幅器を得ることができ、従来
のものに比して系を安定にし1q、更に、主として交流
信号をカレントミラーすることで省電力化を図り得る等
の特長を有する。According to the present invention, it is possible to obtain an amplifier that has the same gain as the conventional circuit and has a high input impedance, stabilizes the system 1q compared to the conventional circuit, and furthermore, mainly current mirrors AC signals. This has the advantage of reducing power consumption.
第1図は本発明の第1実施例の回路図、第2図は一般の
カレントミラー回路の回路図、第3図は本発明の第2実
施例の回路図、第4図は本発明におけるカレントミラー
回路の回路図、
第5図は本発明におけるカレントミラー回路の原理図、
第6図は従来の回路図である。
図にJ3いて、
II、12は差動入力側子、
21.22は差動出力端子、
3はDCバイアス端子、
■1〜Ts 、T+ ’ 、T2’はFET、R+ 、
R2は抵抗、
13.14は定電流源である。Fig. 1 is a circuit diagram of a first embodiment of the present invention, Fig. 2 is a circuit diagram of a general current mirror circuit, Fig. 3 is a circuit diagram of a second embodiment of the present invention, and Fig. 4 is a circuit diagram of a general current mirror circuit. A circuit diagram of a current mirror circuit. FIG. 5 is a principle diagram of a current mirror circuit according to the present invention. FIG. 6 is a conventional circuit diagram. In the figure J3, II and 12 are differential input side terminals, 21.22 are differential output terminals, 3 is DC bias terminal, ■1~Ts, T+', T2' are FETs, R+,
R2 is a resistor, and 13.14 is a constant current source.
Claims (2)
(V_1、V_2)を直接夫々のゲートに供給される2
個の入力段FET(T_3、T_4)と、該入力段FE
T(T_3、T_4)の夫々のソースに同じ抵抗値の抵
抗(R_1)を夫々介して共通の第1の定電流源(I_
3)に接続された入力側電流回路と、 該入力段FET(T_3、T_4)の夫々のドレインに
別のFET(T_1、T_5、及び、T_2、T_6)
で構成されるカレントミラー回路を介して夫々同じ電流
値の第2の定電流源(I_4)を接続され、該別のFE
T(T_1、T_5、及び、T_2、T_6)と該第2
の定電流源(I_4)との接続点の間に同じ抵抗値の抵
抗(R_2)を2個直列に接続された出力側電流回路と
、 該出力側電流回路における上記別のFET (T_1、T_5、及び、T_2、T_6)と上記第2
の定電流源(I_4)との夫々の接続点より差動出力(
V_0_1、V_0_2)を取出す出力端子(2_1、
2_2)とより構成してなることを特徴とする差動入力
差動出力型増幅器。(1) The differential inputs (V_1, V_2) coming into the input terminals (1_1, 1_2) are directly supplied to the respective gates.
input stage FETs (T_3, T_4) and the input stage FE
A common first constant current source (I_
3) and another FET (T_1, T_5, and T_2, T_6) at the drain of each of the input stage FETs (T_3, T_4).
A second constant current source (I_4) having the same current value is connected to the other FE through a current mirror circuit composed of
T (T_1, T_5, and T_2, T_6) and the second
An output side current circuit in which two resistors (R_2) having the same resistance value are connected in series between the connection point with the constant current source (I_4), and the above-mentioned other FETs (T_1, T_5) in the output side current circuit , and T_2, T_6) and the second
A differential output (
Output terminal (2_1,
2_2) A differential-input differential-output amplifier comprising:
T_1又はT_2)に並列に定電流回路(T_1′と3
、又は、T_2′と3)を接続してなることを特徴とす
る特許請求の範囲第1項記載の差動入力差動出力型増幅
器。(2) The current mirror circuit has an input side transistor (
Constant current circuits (T_1' and 3) are connected in parallel to T_1 or T_2).
, or T_2' and 3) are connected. The differential input differential output type amplifier according to claim 1, characterized in that the differential input differential output type amplifier is formed by connecting T_2' and 3).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61204347A JPH07112136B2 (en) | 1986-08-29 | 1986-08-29 | Differential input differential output amplifier |
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JP61204347A JPH07112136B2 (en) | 1986-08-29 | 1986-08-29 | Differential input differential output amplifier |
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Publication Number | Publication Date |
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JPS6360611A true JPS6360611A (en) | 1988-03-16 |
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JP2000156616A (en) * | 1998-11-19 | 2000-06-06 | Sony Corp | Multi-input differential amplifier circuit |
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Publication number | Publication date |
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JPH07112136B2 (en) | 1995-11-29 |
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