JPS6358973A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6358973A JPS6358973A JP20448986A JP20448986A JPS6358973A JP S6358973 A JPS6358973 A JP S6358973A JP 20448986 A JP20448986 A JP 20448986A JP 20448986 A JP20448986 A JP 20448986A JP S6358973 A JPS6358973 A JP S6358973A
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- Japan
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- concentration impurity
- diffused region
- diffusion region
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 abstract description 6
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 description 47
- 230000015556 catabolic process Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ８集積回路の高耐圧出力トランジスタ
等に使用される半導体装置に関するものである。
等に使用される半導体装置に関するものである。
第２図は従来のＣＭＯ８集積回路におけるＮチャンネル
ＦＥＴの断面図を示す。同図において、１はＰ−半導体
基板、２は半導体基板１の一主面上の一部に形成された
Ｎ＋ソース拡散領域、３は半導体基板１の一主面上の他
部に形成されたドレイン拡散領域で、Ｎ＋の高濃度不純
物拡散領域４とＮ−の低濃度不ｌｌｌ８１１Ｊ拡散領域
５とで構成される。
ＦＥＴの断面図を示す。同図において、１はＰ−半導体
基板、２は半導体基板１の一主面上の一部に形成された
Ｎ＋ソース拡散領域、３は半導体基板１の一主面上の他
部に形成されたドレイン拡散領域で、Ｎ＋の高濃度不純
物拡散領域４とＮ−の低濃度不ｌｌｌ８１１Ｊ拡散領域
５とで構成される。
６はソース拡散領域２およびドレイン拡散領域３を覆う
ように半導体基板１上に積層された絶縁層で、酸化膜（
Ｓｉ０２）により形成されており、ソース拡散領域２と
ドレイン拡散領域３に対応する位置には電極取り出し窓
７．８が設けられている。９はソース拡散領域２とドレ
イン拡散領域３間に対応する半導体基板１上に絶縁層６
を介して設けられたゲート電極で、ポリシリコンにより
形成されている。１０はゲート電極９を覆うように絶縁
層６上に形成されたもう一層の絶縁層、１１は絶縁層１
０上に形成されて電極取り出し窓７を介してソース拡散
領域２に接続されたソース電極、１２は同じく絶縁層１
０上に形成されて電極取り出し窓８を介して高濃度不純
物拡散領域４に接続されたドレイン電極である。
ように半導体基板１上に積層された絶縁層で、酸化膜（
Ｓｉ０２）により形成されており、ソース拡散領域２と
ドレイン拡散領域３に対応する位置には電極取り出し窓
７．８が設けられている。９はソース拡散領域２とドレ
イン拡散領域３間に対応する半導体基板１上に絶縁層６
を介して設けられたゲート電極で、ポリシリコンにより
形成されている。１０はゲート電極９を覆うように絶縁
層６上に形成されたもう一層の絶縁層、１１は絶縁層１
０上に形成されて電極取り出し窓７を介してソース拡散
領域２に接続されたソース電極、１２は同じく絶縁層１
０上に形成されて電極取り出し窓８を介して高濃度不純
物拡散領域４に接続されたドレイン電極である。
このように構成された従来の半導体装置においては、ド
レイン拡散領域３において、Ｎ＋で構成される高濃度不
純物拡散領域４のゲート電極９と対向する側の端面に、
Ｎ−で構成される低濃度不純物拡散領域５が隣接して形
成されているため、ゲート電極９とドレイン電極３間の
電界が緩和されて、ゲート−ドレイン間のブレイクダウ
ン電圧が高められる。このような技術、すなわちゲート
−ドレイン間のブレイクダウン電圧を高めるために高濃
度不純物拡散領域４と低濃度不純物拡散領域５とでドレ
イン拡散領域３を形成する技術は、いわゆる二重拡散法
として従来よりよく知られているところである。
レイン拡散領域３において、Ｎ＋で構成される高濃度不
純物拡散領域４のゲート電極９と対向する側の端面に、
Ｎ−で構成される低濃度不純物拡散領域５が隣接して形
成されているため、ゲート電極９とドレイン電極３間の
電界が緩和されて、ゲート−ドレイン間のブレイクダウ
ン電圧が高められる。このような技術、すなわちゲート
−ドレイン間のブレイクダウン電圧を高めるために高濃
度不純物拡散領域４と低濃度不純物拡散領域５とでドレ
イン拡散領域３を形成する技術は、いわゆる二重拡散法
として従来よりよく知られているところである。
ところが、上記のような従来の半導体装置では、Ｎ＋の
高濃度不純物拡散領域４とＰ−の半導体基板１とが直接
接触しているため、基板とドレイン間のブレイクダウン
電圧をさほど高（設定できないという問題を有していた
。
高濃度不純物拡散領域４とＰ−の半導体基板１とが直接
接触しているため、基板とドレイン間のブレイクダウン
電圧をさほど高（設定できないという問題を有していた
。
この発明は上記のような問題点を解消するためになされ
たもので、ゲート−ドレイン間の高耐圧化を促進できる
半導体装置を得ることを目的とする。
たもので、ゲート−ドレイン間の高耐圧化を促進できる
半導体装置を得ることを目的とする。
（問題点を解決するための手段〕
この発明に係る半導体装置は、一導電型半導体基板の一
主面上の一部と他部に逆導電型のソース領域と逆導電型
のドレイン領域をそれぞれ形成し、これらソース領域と
ドレイン領域゛間に対応する半導体基板上に絶縁層を介
してゲート電極を形成した能動素子を含むもので、前記
ドレイン領域を、ドレイン電極が接続される高濃度不純
物領域と、この高濃度不純物領域を半導体基板から分離
する低濃度不純物拡散領域とで構成したものである。
主面上の一部と他部に逆導電型のソース領域と逆導電型
のドレイン領域をそれぞれ形成し、これらソース領域と
ドレイン領域゛間に対応する半導体基板上に絶縁層を介
してゲート電極を形成した能動素子を含むもので、前記
ドレイン領域を、ドレイン電極が接続される高濃度不純
物領域と、この高濃度不純物領域を半導体基板から分離
する低濃度不純物拡散領域とで構成したものである。
この発明の半導体装置によれば、ドレイン領域と半導体
基板との接触が低濃度不純物領域において行なわれるた
め、ドレインと基板間のブレイクダウン電圧が高められ
る。
基板との接触が低濃度不純物領域において行なわれるた
め、ドレインと基板間のブレイクダウン電圧が高められ
る。
第１図はこの発明の一実施例ではＣＭＯ８集積回路にお
けるＮチャンネルＦＥＴの断面図を示す。
けるＮチャンネルＦＥＴの断面図を示す。
同図に示すように、ドレイン拡散領域１３は、ドレイン
電極１２と接続されるＮ＋の高濃度不純物拡散領域４と
、この高濃度不純物拡散領域４を半導体基板１から分離
するＮ−の低濃度不純物拡散領域１４とで構成される。
電極１２と接続されるＮ＋の高濃度不純物拡散領域４と
、この高濃度不純物拡散領域４を半導体基板１から分離
するＮ−の低濃度不純物拡散領域１４とで構成される。
また、ゲート絶縁１１６は、ドレイン拡散領域１３に隣
接する部分の厚みが、半導体基板１におけるドレイン拡
散領域１３とソース拡散領域２間の部位に隣接する部分
の厚みよりも厚（設定される。その他の構成は従来例と
同様であるので、同一部分に同一符号を付してその説明
を省略する。
接する部分の厚みが、半導体基板１におけるドレイン拡
散領域１３とソース拡散領域２間の部位に隣接する部分
の厚みよりも厚（設定される。その他の構成は従来例と
同様であるので、同一部分に同一符号を付してその説明
を省略する。
この半導体装置によれば、ドレイン拡＠領域１３のゲー
ト電極９側の部位に低濃度不純物拡散領域１４が配設さ
れるため、ゲートとドレイン間の電界が緩和され、ゲー
ト−ドレイン間のブレイクダウン電圧が高められる。ま
た、ゲート絶縁層６のドレイン拡散領域１３に隣接する
部分が厚く設定されているため、これによってもゲート
とドレイン間の電界が緩和され、ゲート−ドレイン間の
ブレイクダウン電圧が高められる。さらに、ドレイン拡
散領域１３と半導体基板１との接触が低濃度不純物拡散
領域１４において行なわれるため、ドレインと基板間の
ブレイクダウン電圧も高められる。
ト電極９側の部位に低濃度不純物拡散領域１４が配設さ
れるため、ゲートとドレイン間の電界が緩和され、ゲー
ト−ドレイン間のブレイクダウン電圧が高められる。ま
た、ゲート絶縁層６のドレイン拡散領域１３に隣接する
部分が厚く設定されているため、これによってもゲート
とドレイン間の電界が緩和され、ゲート−ドレイン間の
ブレイクダウン電圧が高められる。さらに、ドレイン拡
散領域１３と半導体基板１との接触が低濃度不純物拡散
領域１４において行なわれるため、ドレインと基板間の
ブレイクダウン電圧も高められる。
ところで、第１図においては、Ｎウェル、Ｆに形成され
るＰチャンネルＦＥＴについては図示を省略しているが
、このＰチャンネルＦＥＴについても同様にして構成さ
れる。この場合、ＰチャンネルＦＥＴのソース拡散領域
はＰ＋の拡散領域を使用し、ドレイン拡散領域はＰ＋の
高濃度不純物拡散領域とＰ−の低濃度不純物拡散領域を
使用する。
るＰチャンネルＦＥＴについては図示を省略しているが
、このＰチャンネルＦＥＴについても同様にして構成さ
れる。この場合、ＰチャンネルＦＥＴのソース拡散領域
はＰ＋の拡散領域を使用し、ドレイン拡散領域はＰ＋の
高濃度不純物拡散領域とＰ−の低濃度不純物拡散領域を
使用する。
このように、この発明をＣＭＯＳトランジスタに適用す
ると、ＰチャンネルＦＥＴの基体となるＮウェル領域を
形成する際にＮチャンネルＦＥＴの低濃度不純物拡散領
域１４を同時に形成することができ、言い換えれば、低
濃度不純物拡散領域１４を形成するための専用の工程が
不要となるという利点が生じる。ちなみに、第２図に示
す従来構造でＣＭＯ３集積回路を作成しようとすると、
低濃度不純物拡散領域５を、ＰチャンネルＦＥＴ用のＮ
ウェル領域とは別の工程で形成しなければならないため
、製造工程数が増大する。
ると、ＰチャンネルＦＥＴの基体となるＮウェル領域を
形成する際にＮチャンネルＦＥＴの低濃度不純物拡散領
域１４を同時に形成することができ、言い換えれば、低
濃度不純物拡散領域１４を形成するための専用の工程が
不要となるという利点が生じる。ちなみに、第２図に示
す従来構造でＣＭＯ３集積回路を作成しようとすると、
低濃度不純物拡散領域５を、ＰチャンネルＦＥＴ用のＮ
ウェル領域とは別の工程で形成しなければならないため
、製造工程数が増大する。
なお、上記実施例においては、Ｎウェル０ＭＯ８につい
て説明したが、ＰウェルＣＭＯ８についても同様に適用
できる。この場合は、半導体基板１、ソース拡散領域２
およびドレイン拡散領域１３等の導電型を、上記実施例
と逆の導電型とすればよい。もちろんこの発明は、０Ｍ
Ｏ８以外に２ＭＯ３やＮＭＯ３についても適用できるこ
とは言うまでもない。
て説明したが、ＰウェルＣＭＯ８についても同様に適用
できる。この場合は、半導体基板１、ソース拡散領域２
およびドレイン拡散領域１３等の導電型を、上記実施例
と逆の導電型とすればよい。もちろんこの発明は、０Ｍ
Ｏ８以外に２ＭＯ３やＮＭＯ３についても適用できるこ
とは言うまでもない。
以上のように、この半導体装置によれば、高濃度不純物
領域と、この高濃度不純物領域を半導体基板から分離す
る低濃度不純物領域とでドレイン領域を構成したため、
基板−ドレイン間の高耐圧化を促進できるという効果が
得られる。
領域と、この高濃度不純物領域を半導体基板から分離す
る低濃度不純物領域とでドレイン領域を構成したため、
基板−ドレイン間の高耐圧化を促進できるという効果が
得られる。
第１図はこの発明の一実施例であるＣＭＯ８集積回路に
おけるＮチャンネルＦＥＴの断面図、第２図は従来のＣ
ＭＯ８ｔＪ：′！Ｒ回路におけるＮチャンネルＦＥＴの
断面図である。 図において、１は半導体基板、２はソース拡散領域、４
は高濃度不純物拡散領域、６は絶縁層、９はゲート電極
、１２はドレイン電極、１３はトレイン拡散領域、１４
は低濃度不純物拡散領域である。 なお、各図中同一符号は同一または相当部分を示す。
おけるＮチャンネルＦＥＴの断面図、第２図は従来のＣ
ＭＯ８ｔＪ：′！Ｒ回路におけるＮチャンネルＦＥＴの
断面図である。 図において、１は半導体基板、２はソース拡散領域、４
は高濃度不純物拡散領域、６は絶縁層、９はゲート電極
、１２はドレイン電極、１３はトレイン拡散領域、１４
は低濃度不純物拡散領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）一導電型半導体基板の一主面上の一部と他部に逆
導電型ソース領域と逆導電型ドレイン領域をそれぞれ形
成し、これらソース領域とドレイン領域間に対応する半
導体基板上に絶縁層を介してゲート電極を形成した能動
素子を含む半導体装置において、 前記ドレイン領域を、ドレイン電極が接続される高濃度
不純物領域と、この高濃度不純物領域を前記半導体基板
から分離する低濃度不純物領域とで構成したことを特徴
とする半導体装置。 - （２）前記絶縁層は、前記ドレイン領域に隣接する部分
の厚みが、前記半導体基板における前記ソース領域と前
記ドレイン領域間の部位に隣接する部分の厚みよりも大
きく設定されている特許請求の範囲第１項記載の半導体
装置。 - （３）前記能動素子は、ＣＭＯＳ型の回路を形成する素
子である特許請求の範囲第１項又は第２項記載の半導体
装置。 - （４）前記高濃度不純物領域と前記低濃度不純物領域の
導電型がＮ型である特許請求の範囲第１項又は第２項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20448986A JPS6358973A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20448986A JPS6358973A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358973A true JPS6358973A (ja) | 1988-03-14 |
Family
ID=16491372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20448986A Pending JPS6358973A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358973A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407844A (en) * | 1990-11-23 | 1995-04-18 | Texas Instruments Incorporated | Process for simultaneously fabricating an insulated gate field-effect transistor and a bipolar transistor |
| KR100256387B1 (ko) * | 1991-03-22 | 2000-05-15 | 요트.게.아. 롤페즈 | 수평 절연 게이트 반도체 장치 |
| JP2007175358A (ja) * | 2005-12-28 | 2007-07-12 | Chuoh Hi-Tech Co Ltd | 髭剃り用化粧剤塗布機能付き髭剃り具 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188164A (ja) * | 1982-04-27 | 1983-11-02 | Nec Corp | 高耐圧ｍｉｓ型半導体装置 |
| JPS58213472A (ja) * | 1982-06-04 | 1983-12-12 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
-
1986
- 1986-08-29 JP JP20448986A patent/JPS6358973A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188164A (ja) * | 1982-04-27 | 1983-11-02 | Nec Corp | 高耐圧ｍｉｓ型半導体装置 |
| JPS58213472A (ja) * | 1982-06-04 | 1983-12-12 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407844A (en) * | 1990-11-23 | 1995-04-18 | Texas Instruments Incorporated | Process for simultaneously fabricating an insulated gate field-effect transistor and a bipolar transistor |
| KR100256387B1 (ko) * | 1991-03-22 | 2000-05-15 | 요트.게.아. 롤페즈 | 수평 절연 게이트 반도체 장치 |
| JP2007175358A (ja) * | 2005-12-28 | 2007-07-12 | Chuoh Hi-Tech Co Ltd | 髭剃り用化粧剤塗布機能付き髭剃り具 |
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