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JPS6358699A - Microcomputer - Google Patents

Microcomputer

Info

Publication number
JPS6358699A
JPS6358699A JP61203009A JP20300986A JPS6358699A JP S6358699 A JPS6358699 A JP S6358699A JP 61203009 A JP61203009 A JP 61203009A JP 20300986 A JP20300986 A JP 20300986A JP S6358699 A JPS6358699 A JP S6358699A
Authority
JP
Japan
Prior art keywords
circuit
terminal
write
address
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61203009A
Other languages
Japanese (ja)
Inventor
Mamoru Nakahira
中平 守
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61203009A priority Critical patent/JPS6358699A/en
Publication of JPS6358699A publication Critical patent/JPS6358699A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To improve availability of a microcomputer incorporating a write/ erasion enable ROM by providing an address signal terminal, a read data signal output terminal and a write data signal input terminal independently of each other and delivering an address corresponding to an address signal through an output terminal. CONSTITUTION:The address signals corresponding to address to be written are applied to address signal terminals AO-A12; while the write data signals are applied to the write data signal terminals D0-D7. Then the high voltage for write is applied to a terminal VPP. In this case, a writing circuit 14 does not work with a high level of a terminal PGM and a reading circuit 15 delivers data obtained before writing. Then the PGM terminal has a low level, the circuit 14 works to write the write data to a write data input circuit 16 as well as to an EPROM cell array 11 selected by X and Y decoders 12 and 13 via a data signal line 19. Then the circuit 14 stops its working and the circuit 15 delivers the actually written data when the terminal PGM has a high level again.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、書込・消去可能な読出専用メモリ(以下、E
PROMと記す)を内蔵したシンプルチップマイクロコ
ンビエータに関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a writable and erasable read-only memory (hereinafter referred to as E
This invention relates to a simple chip micro combinator with a built-in PROM.

〔従来の技術〕[Conventional technology]

従来のEPROM1内蔵したシングルチップマイコンで
はEPROMへの書込・読出は、EPROM単体の方式
を踏襲してお、シ以下に図面を参照して説明する。第3
図は、従来例のブロック図である。
In a conventional single-chip microcomputer with a built-in EPROM 1, writing to and reading from the EPROM follows the method of a single EPROM, and will be explained below with reference to the drawings. Third
The figure is a block diagram of a conventional example.

第3図において、31は8にバイトのEPROMセルア
レイ、32はEPROMセルアレイ31の行を選択する
行選択回路(以下、Xデコーダと記す)、33は同じく
列を選択する列選択回路(以下、Xデコーダと記す)、
34は書込読出回路である。AO−A12はアドレス信
号端子、35はアドレス信号入力回路、36及び37は
アドレス信号入力回路35の出力であ少、36はXデコ
ーダ32に、37はXデコーダ33に入力するアドレス
信号線である。Do〜D7はデータ信号端子、38はデ
ータ信号入出力回路、39は書込読出回路34とデータ
信号入出力回路38とを接続するデータ信号線である。
In FIG. 3, 31 is an 8-byte EPROM cell array, 32 is a row selection circuit (hereinafter referred to as an "X decoder") that selects a row of the EPROM cell array 31, and 33 is a column selection circuit (hereinafter referred to as decoder),
34 is a write/read circuit. AO-A12 is an address signal terminal, 35 is an address signal input circuit, 36 and 37 are outputs of the address signal input circuit 35, 36 is an address signal line input to the X decoder 32, and 37 is an address signal line input to the X decoder 33. . Do to D7 are data signal terminals, 38 is a data signal input/output circuit, and 39 is a data signal line connecting the write/read circuit 34 and the data signal input/output circuit 38.

OEは読出信号端子、PGMは書込信号端子、■ppは
、書込のための高電圧電源端子である。
OE is a read signal terminal, PGM is a write signal terminal, and pp is a high voltage power supply terminal for writing.

次に第4図に示す書込読出波形を参照して、従来例の動
作を説明する。Vpp端子には、高電圧(たとえば21
V)が印加され、OE端子及びPGM端子には論理値”
1”(以下、ハイレベルと記す)が加えられている状態
では、データ信号入出力回路38は、入力状態になって
おシ、データ信号端子DO〜D7に印加されたデータ信
号が書込読出回路38を介して書込読出回路34へ伝達
される。アドレス信号端子AO〜A12に印加されたア
ドレス信号は、アドレス信号入力回路、アドレス信号線
36.37を介してXデコーダ32及びXデコーダ33
へ送られる。次KPGM端子に論理値10“(以下、ロ
ウレベルと記す)が印加されると書込読出回路34が動
作して、アドレス信号36及び37をそれぞれXデコー
ダ32及びXデコーダ33がデコードし、選択したEP
ROMセルにデータ信号端子DO〜D7のデータを書込
む。次に、書込まれたデータを読出すには、PGM端子
をハイレベルに戻し、0′E端子にロウレベルを印加す
る。OE端子がロウレベルになると、書込読出回路34
は読出動作にな)、Xデコーダ32Yデコーダ33が選
択し九EPROMセルに書込まれたデータをデータ信号
線39を介してデータ信号入出力回路38へ送る。
Next, the operation of the conventional example will be explained with reference to the write/read waveforms shown in FIG. A high voltage (for example, 21
V) is applied, and a logic value is applied to the OE and PGM terminals.
1'' (hereinafter referred to as high level), the data signal input/output circuit 38 is in the input state, and the data signals applied to the data signal terminals DO to D7 are read and written. The address signals applied to the address signal terminals AO to A12 are transmitted to the write/read circuit 34 via the circuit 38. The address signals applied to the address signal terminals AO to A12 are transmitted to the X decoder 32 and the
sent to. Next, when a logic value of 10'' (hereinafter referred to as low level) is applied to the KPGM terminal, the write/read circuit 34 operates, and the X decoders 32 and 33 decode the address signals 36 and 37, respectively. EP
Write data on data signal terminals DO to D7 to the ROM cell. Next, to read the written data, the PGM terminal is returned to high level and a low level is applied to the 0'E terminal. When the OE terminal becomes low level, the write/read circuit 34
(in a read operation), the data selected by the X decoder 32 and the Y decoder 33 and written in the nine EPROM cells is sent to the data signal input/output circuit 38 via the data signal line 39.

データ信号入出力回路38は、OE端子がロウレベルな
のでそのデータをデータ信号端子に出力する。
Since the OE terminal is at a low level, the data signal input/output circuit 38 outputs the data to the data signal terminal.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来例では、入出力及び書込読出の切換の回路
が必要となる。また、書込中に、実際にEPROMセル
に書かれるデータをモニタできない等の欠点がある。
In the conventional example described above, an input/output and write/read switching circuit is required. Another disadvantage is that the data actually written to the EPROM cell cannot be monitored during writing.

本発明は、上記欠点を解決して、使用に便利なEPRO
Mを内蔵した集積回路装置を提供することを目的とする
The present invention solves the above-mentioned drawbacks and provides an EPRO that is convenient to use.
An object of the present invention is to provide an integrated circuit device incorporating M.

〔問題点を解決するだめの手段〕[Failure to solve the problem]

本発明はEPROMを内蔵した集積回路装置において、
アドレス信号端子と読出データ信号出力端子と書込デー
タ信号入力端子をそれぞれ別端子として具備し、前記ア
ドレス信号に対応した番地のEPROMへ書込まれるべ
きデータを前記読出データ信号出力端子から出力するこ
とを特徴とする。
The present invention provides an integrated circuit device with a built-in EPROM.
An address signal terminal, a read data signal output terminal, and a write data signal input terminal are each provided as separate terminals, and data to be written to an EPROM at an address corresponding to the address signal is outputted from the read data signal output terminal. It is characterized by

〔実施例〕〔Example〕

以下に、本発明を実施例に従い図面を参照して説明する
Hereinafter, the present invention will be described according to embodiments and with reference to the drawings.

第1図は、その一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment.

第1図において11はEPROMセルアレイ、12はX
デコード、13はYデコーダ、14は書込回路、15は
読出回路である。AO〜A12はアドレス信号端子、1
8はアドレス信号入力回路の出力でろり、21はXデコ
ーダ12に22はXデコーダ13に入力する。アドレス
信号線である。
In FIG. 1, 11 is an EPROM cell array, 12 is an
13 is a Y decoder, 14 is a write circuit, and 15 is a read circuit. AO to A12 are address signal terminals, 1
8 is the output of the address signal input circuit, 21 is input to the X decoder 12, and 22 is input to the X decoder 13. This is an address signal line.

DO〜D7は書込データ信号入力端子、16は書込デー
タ信号入力回路、19は書込データ信号入力回路の出力
であシ、書込回路14に入力するデータ信号線である。
DO to D7 are write data signal input terminals, 16 is a write data signal input circuit, and 19 is an output of the write data signal input circuit, which is a data signal line input to the write circuit 14.

17は読出データ信号出力回路、20は読出回路15の
出力であシ、読出データ信号出力回路17に入力するデ
ータ信号線である。RO〜R7は読出データ信号出力端
子である。
17 is a read data signal output circuit; 20 is the output of the read circuit 15 and is a data signal line input to the read data signal output circuit 17; RO to R7 are read data signal output terminals.

vppは、書込用高電圧電源端子、PGMば、書込信号
端子である。書込回路14と読出回路15は図面上並置
しであるが、Xデコーダ12及びXデコーダ13によっ
て選択されたE P ROMセルに接続される。したが
って書込時の読出回路15からは書込データがそのまま
出力される。
Vpp is a high voltage power supply terminal for writing, and PGM is a write signal terminal. Although the write circuit 14 and the read circuit 15 are shown side by side in the drawing, they are connected to the E P ROM cell selected by the X decoder 12 and the X decoder 13. Therefore, the write data is output as is from the read circuit 15 during writing.

次に上記第1図及び第2図に示す書込読出信号波形を参
照して本実施例の動作を説明する。アドレス信号端子A
O〜A12にはこれから書込むべき番地に対応するアド
レス信号が印加され、書込データ信号端子DO〜D7に
は書込データ信号が印加され、Vpp端子には書込のた
めの高電圧(21V)が印加される。PGM端子がハイ
レベルの状態では、書込回路14は動作せず、読出回路
15は書込前のデータ、すなわちプ2ンクデータ(OO
H:PROM単体の製品では、FFHが通常であるがマ
イコンの製品では、00Hとしているものが多い)を出
力する。次に、PGM端子にロウレベルが印加されると
、書込回路14が動作して書込データ入力回路16、デ
ータ信号線19を介してXデコーダ12、Xデコーダ1
3によって選択されたEPROMセルに書込データを書
込む。このとき、読出回路15は前述したように実際に
セルに書込まれるデータを同時に出力する。
Next, the operation of this embodiment will be explained with reference to the write/read signal waveforms shown in FIGS. 1 and 2 above. Address signal terminal A
An address signal corresponding to the address to be written is applied to O to A12, a write data signal is applied to write data signal terminals DO to D7, and a high voltage (21 V) for writing is applied to the Vpp terminal. ) is applied. When the PGM terminal is at a high level, the write circuit 14 does not operate, and the read circuit 15 reads the data before writing, that is, the open data (OO
H: For PROM single products, FFH is usually output, but for microcomputer products, 00H is often output). Next, when a low level is applied to the PGM terminal, the write circuit 14 operates, and the X decoder 12 and the X decoder 1
Write data to the EPROM cell selected by 3. At this time, the read circuit 15 simultaneously outputs the data actually written into the cell as described above.

PGM端子に再びノ・イレベルが印加されると、書込回
路14は動作を停止し、読出回路15はセルに実際に書
込まれたデータを出力する。
When the NO level is applied to the PGM terminal again, the write circuit 14 stops operating, and the read circuit 15 outputs the data actually written into the cell.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば読出信号端子OE
が不要となシ、従来例のように入出力、書込読出制御の
ための回路も不要となる。また、書込前のブランク確認
、書込中にEPROMセルへの書込データを読出データ
端子からモニターできるという使用上優れた効果がえら
れる。
As explained above, according to the present invention, the read signal terminal OE
There is no need for circuits for input/output and write/read control as in the conventional example. In addition, it is possible to obtain blank confirmation before writing, and to monitor data written to the EPROM cell from the read data terminal during writing, which is an excellent effect in use.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の一実施例のブロック図、第2図は読
出信号波形図である。 11・・・−・・EPROMセルアレイ、12・・・・
−・Xデコーダ、13・・・・・・Xデコーダ、14・
・・・・・書込回路、15・・・・・・読出回路、16
・・・・・・書込データ信号入力回路、17・・・・・
・読出データ信号出力回路、18・・・・・・アドレス
信号入力回路、PGM・・・・・・書込信号端子、■p
p・・・・・・書込用高電圧電源端子。 第3図は従来例のブロック図、第4図は書込出力信号波
形図である。 31・・・・・・EPROMセルアレイ、32・・・・
・・Xデコーダ、33・・・・・・Xデコーダ、34・
・・・・・書込読出回路、35・・・・・・アドレス信
号入力回路、38・−・・・・データ信号入出力回路。
FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a read signal waveform diagram. 11...--EPROM cell array, 12...
-・X decoder, 13...X decoder, 14・
...Write circuit, 15 ...Read circuit, 16
...Write data signal input circuit, 17...
・Read data signal output circuit, 18...Address signal input circuit, PGM...Write signal terminal, ■p
p...High voltage power supply terminal for writing. FIG. 3 is a block diagram of a conventional example, and FIG. 4 is a write output signal waveform diagram. 31...EPROM cell array, 32...
...X decoder, 33...X decoder, 34.
...Write/read circuit, 35...Address signal input circuit, 38...Data signal input/output circuit.

Claims (1)

【特許請求の範囲】[Claims] 書込・消去可能な読出専用メモリを内蔵したマイクロコ
ンピュータにおいて、アドレス信号端子、読出データ信
号出力端子、書込データ信号入力端子をそれぞれ独立に
設け、前記アドレス信号に対応した番地のEPROMへ
書込まれるべきデータを前記読出データ信号出力端子か
ら出力する手段を有することを特徴とするマイクロコン
ピュータ。
In a microcomputer with a built-in writable and erasable read-only memory, an address signal terminal, a read data signal output terminal, and a write data signal input terminal are provided independently, and data is written to an EPROM at an address corresponding to the address signal. A microcomputer comprising means for outputting data to be read from the read data signal output terminal.
JP61203009A 1986-08-28 1986-08-28 Microcomputer Pending JPS6358699A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61203009A JPS6358699A (en) 1986-08-28 1986-08-28 Microcomputer

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Publications (1)

Publication Number Publication Date
JPS6358699A true JPS6358699A (en) 1988-03-14

Family

ID=16466822

Family Applications (1)

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JP61203009A Pending JPS6358699A (en) 1986-08-28 1986-08-28 Microcomputer

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