JPS6353678A

JPS6353678A - ベクトル処理装置

Info

Publication number: JPS6353678A
Application number: JP61195473A
Authority: JP
Inventors: Tomoo Aoyama; 青山　智夫; Takashi Kawabe; 河辺　峻
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1986-08-22
Filing date: 1986-08-22
Publication date: 1988-03-07
Also published as: US4849882A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマルチベクトル処理装置に係り、特に主記憶ポ
ートを共用するベクトル処理装置に関する。

〔従来の技術〕

日経コンピュータ、１９８５，１２，１６．第１９５頁
から２０９頁はプロセッサ（ＣＰＵ）に対応して主記憶
ポートを具備するマルチベクトル処理装置を論じている
。

ここで主記憶ポートの意味が従来の汎用計算機で用いら
れている意味と異っているので、その相異を明らかにす
る。

汎用計算機では主記憶の空間を（−）と表示するとき、
この空間を（α１ｔ’２ｔ・・・Ｇｐ）のように部分空
間に区分し、この部分空間に対して汎用計算機内の命令
処理部（ＣＰＵ）から発行される主記憶参照要求を受付
ける論理部として主記憶ポートなる名称を用いている。

従って主記憶ポートを命令処理可否などの「意味」によ
って管理することはない。汎用計算機の命令処理部にと
って、主記憶ポートは常に動作可能な状態にある主記憶
の参照要求受付部である。

一方、前述の主記憶ポートとは次のような機能を有する
論理回路である。

ｔ　ベクトルデータな主記憶から読出又は書込むための
アドレス列を生成する機能。

λ　上記機能がベクトル命令（たとえばベクトルロード
命令など）によって作動するような機能。

従って汎用計算機の主記憶ポートのように主記憶参照要
求の受容体ではな（、命令によってその命令の要求して
いる処理動作を実現するために必要なアドレス列を生成
し主記憶に対して参照要求を発行する動作を行う能動体
である。このためベクトル処理装置の「主記憶ポート」
に対しリクエスタ（ｒｅｑｕｅｓｔｏｒ　）なる名称を
用いることが多い。

しかし本発明の記述では先例に従って主記憶ポートとい
う名称を用いることにする。

命令によってベクトル処理装置の主記憶ポートの動作が
規定され、命令の処理開始によって主記憶ポートの動作
が起動されるわげであるから、そのような論理動作が可
能になるように、ベクトル処理装置内に主記憶ポートの
状態を管理する機構・　３　・が存在しなげればならない。ここで言う管理とは、汎用
計算機における主記憶ポートが主記憶参照要求を「管理
」するという意味ではなく、主記憶を参照するベクトル
命令があるタイミングにおいてベクトル処理装置で実行
可能か否かの判定を行う際にその判定の要因の一つを与
うるための「管理」である。

ベクトル処理装置および複数のベクトル処理装置から構
成されるマルチベクトル処理装置では、ベクトル処理の
能力を向上させようとすると、それに対応して主記憶ポ
ートの数を増加させなげればならない。

一方、主記憶は言語仕様上の制約から論理的には単一で
あることが要求されている。主記憶ポートの数を増加さ
せることは、インターリーブされた主記憶の１バンクに
対して、複数の主記憶ポート間で優先順序を決定する論
理部の負担が増加することを意味する。

現在のベクトル処理装置においては、ピークのデータ処
理速度はＩ　ＧＦＬＯＰＳを越える領域に、４゜達している。これは主記憶ポート間の優先順序決定回路
のデータ処理速度がＧ（ギガ）語のオーダになげればな
らないことを示す。

今１　ｏ　ＧＦＬＯＰｓオーダの処理速度をベクトル処
理装置のマルチ化によって実現しようとする時、ベクト
ル演算器を必要な数だけ並列的に搭載すれば、ベクトル
処理部の処理速度は目的に達する。しかし、主記憶ポー
ト間の優先順序決定回路は並列化できないため、ベクト
ル処理部の要求するデータ処理速度を満足することが困
難である。

〔発明が解決しようとする問題点〕

ベクトル処理部の処理速度の向上に主記憶制御部が追従
困難となった結果、成る種のマルチベクトル処理装置で
は、ベクトル処理部内にローカルメモリを具備するよう
になりつつある。このようなアーキテクチャを採用する
と、ベクトル処理部と主記憶装置内のスループットは、
ローカルメモリを具備しない場合よりも小さくても済む
ようになる。反面、ローカルメモリと主記憶装置間のデ
ータ転送管理機構のノ・−ド量が増大する。特にベクト
ル処理装置の数を増加させればさせる程、該データ転送
管理機構のノ・−ド量は飛躍的に増大する。従って、ベ
クトル処理装置内にローカルメモリを具備するようなア
ーキテクチャのマルチベクトル処理装置では、ローカル
メモリを言語仕様上に明示させ、ユーザの責任によって
、主記憶装置とローカルメモリ間のデータ転送を行うよ
うにしている。このような方式ではｐ−ド量は増大しな
いが、従来の言語仕様上保持されていた単一の記憶階層
構造が破られることになる。このためプログラムの互換
性、アルゴリズム記述の容易さ等の面でユーザは犠牲な
払わなければならない。

本発明の目的はマルチベクトル処理装置において、より
高速な処理速度に対応できるような主記憶ポートをもつ
ベクトル処理装置を提供することにある。

〔問題点を解決するための手段〕

本発明は複数の主記憶ポートを複数のベクトル・処理部
で共有し、かつこれらの主記憶ポートのビジー状態も管
理する複数の資源管理回路を有する各資源管理回路は使
用することが決定された主記憶ポートについての情報を
他の資源管理回路に通知する。

〔作用〕

マルチベクトル処理装置内のＰｏなるベクトル処理部が
主記憶参照要求を発行する場合、該処理部対応の資源管
理回路なよって、主記憶参照要求が主記憶ポートに発行
できるか否かを判定する。

主記憶参照要求が発行できる場合、当該要求を発行した
ベクトル処理部の資源管理回路は主記憶ポートがビジー
になったことを記憶すると共に、他のベクトル処理部内
の資源管理回路の主記憶ポートの状態を保持している部
分にビジー情報をセットする。

主記憶ポートの処理が完了した場合、資源管理回路は主
記憶ポートのビジー情報をリセットする。

他の資源管理回路内の主記憶ポート情報も同様にリセッ
トされる。

上記の如き資源管理回路と資源管理回路間の制御連絡路
によって、複数のベクトル処理部から主記憶ポートを共
有して使用することができる。

〔実施例〕

以下、本発明の一実施例を図を用いて説明する。

第１図は本発明のマルチベクトル処理装置の概略ブロッ
ク図である。以下説明を簡約化するため、マルチベクト
ル処理装置には２個のベクトル処理部が存在するものと
する。第１図において、１は主記憶、２は主記憶制御回
路、３は主記憶ボーに４は資源管理回路、５はベクトル
レジスタ、６゜７はスイッチング回路、８，９は演算器
である。

第１図の各論理回路を示す数字につげられている番号の
添字４．ｂは２個のベクトル処理部に対応して付けられ
ている。この２つのベクトル処理部を以下ａ系、ｂ系と
いうことがある。ベクトル処理部はスカラ処理部によっ
て起動される。この起動方式は本発明の言及している範
囲からはずれているので第１図からマルチベクトル処理
装置のスカラ処理部と該処理部の起動パスを省略した。

第１図においてスカラ処理部から資源管理回路４αに起
動がかげられると、資源管理回路４ａは・　７　・主記憶１からベクトル命令列を読出す。ベクトル命令列
はパス２０を通って資源管理回路４ａに送られる。

資源管理回路４４はパス２２を介してベクトルレジスタ
５ａの状態を知り、パス２４を介して演算器８６＊９ｃ
Ｌの状態を知る。パス２４は東線である。またパス２６
を介して主記憶ポート３ａの状態を、パス２７を介して
主記憶ポート３ｂの状態を知る。即ち、ａ系の資源管理
回路４ａはａ系のベクトルレジスタ、演算器、主記憶ポ
ートの状態を管理するとともに、ｂ系の主記憶ポート４
ｂの状態を管理する。ｂ系の資源管理回路４４はｂ系の
ベクトルレジスタ、演算器、主記憶ポートを管理すると
ともに、ａ系の主記憶ポート４αを管理する。

パス２０を通って資源管理回路４ｔＬに送られたベクト
ル命令が演算器を使用する命令の場合、全ての演算器が
ビジーでなげればパス２日を介して使用する演算器に起
動がかげられる。同時にパス３０．２８を介してスイッ
チング回路７ｅＬ、６α・　８　・に指示が行われ、ベクトルレジスタと起動された演算器
との間のデータバスが構成される。こうして、ベクトル
レジスタ上のデータは演算器の入力となり、パス３２又
は３４を通って、演算結果がベクトルレジスタ５ｃＬに
書込まれる。

ａ系の演算器が全てビジーの場合、ベクトル命令は資源
管理回路４ａ内に止り、演算器の解放がパス２４を介し
て資源管理回路４４に報告されるまでこのベクトル命令
の起動は行われない。

資源管理回路４ａに送られたベクトル命令が主記憶ポー
トを使用する命令の場合、管理回路４αはパス２６．２
７を介してａ系、ｂ系の主記憶ポートの状態を調べる。

全ての主記憶ポートがビジーでない場合、パス３６又は
６７を介してそれぞれａ系、ｂ系の主記憶ポートに起動
がかげられる。

同時にパス３日を介して（本バスは双方向パスである）
ｂ系の資源管理回路４４に主記憶ポートのビジー情報が
セットされる。ａ系とｂ系の主記憶管理回路の命令解読
サイクルは同時刻に行われないように制御される。これ
らの動作により、ｋ系の資源管理回路４４で主記憶をア
クセスするベクトル命令を解読した場合もα系の管理回
路４４と同様の論理動作によって主記憶ポートの管理が
可能である。

起動された主記憶ポートが５ａの場合でかつロード命令
の場合、主記憶ポートＳａはパス４０を介して主記憶１
よりベクトルデータな読出し、書込先ベクトルレジスタ
がα系の場合、パス４２を介してベクトルレジスタ５α
にこのベクトルデータを書込む。この時パス３０を通っ
て資源管理回路４ａから指示が行われ、パス４２とベク
トルレジスタ５ａとのパスの結合が行われる。書込先ベ
クトルレジスタがｂ系の場合、主記憶ボー）３ｃＬから
パス４３を通ってベクトルレジスタ５６にベクトルデー
タが書込まれる。このときパス４４を介してスイッチン
グ回路６ｂにパス４３とベクトルレジスタ５４とのパス
の結合指示が行われる。

起動された主記憶ポー）３ａで処理されるベクトル命令
がストア命令の場合でストアデータがベクトルレジスタ
５ａに格納されている場合、スイッチング回路６４を介
してパス４２経由でこのストアデータは主記憶ポート３
４に送られ、次にパス４０を通って主記憶１に書込まれ
る。ストアデータがベクトルレジスタ５４に格納されて
いる場合、スイッチング回路６４を介して、ストアデー
タはパス４３、主記憶ポート５ａ、パス４０を通って主
記憶１に書込まれる。

同様な処理が、起動された主記憶ポートが３４の場合に
も行われる。

以上のようにα、に両系のベクトル処理部が、両系に属
する主記憶ポートを共有することによってベクトル処理
が行われる。

第２図は第１図の資源管理回路４αのブロック図である
。第２図において点線で囲まれた範囲は資源管理回路４
ｅＬに属する部分、囲まれていない部分はに系の資源管
理回路４６との共通部分である。マルチベクトル処理装
置のスカラ処理部からα系のベクトル処理部が起動され
ると、レジスタ１００が１１１にセットされる。ｋ系の
ベクトル処理部が起動されるとレジスタ１０１が＋１ｔ
に、１１　。

セットされる。

論理回路１０２は、ある一定の周期で信号値＋１＋とＩ
Ｑ＋を交互に出力するジェネレータである。一般に周期
は装置のマシンサイクルにとられる。

ジェネレータ１０２の出力はＡＮＤ回路１０４に入力さ
れる。ＡＮＤ回路１０４ではレジスタ１００の出力とジ
ェネレータ１０２の出力の論理積がとられ、α系の資源
管理回路４ｃＬでベクトル処理部の資源の状態が調べら
れるタイミング信号がパス１５０上に送出される。一方
ジエネレータ１０２の出力はインバータ１０３で反転さ
れて、レジスタ１０１の出力とＡＮＤ回路１０５で論理
積がとられ、ｋ系の資源管理回路４ｂでベクトル処理部
の資源の状態が調べられるタイミング信号がパス１５１
上に送出される。パス１５１上の出力はインバータ１０
７で反転され、ＯＲ回路１０８上でバス１５０上の信号
と論理和がとられる。この論理和をとることによって、
ｋ系がスカラ処理部によって起動されていない時に、ジ
ェネレータ、１２゜１０２によってに系に割当てられていたタイミングを４
系の資源管理回路４４を動作させるタイミングに割当て
る。ｋ系についてもＯＲ回路１０９によって、同様な処
理が行われ、パス１５３上にに系の資源管理回路４ｋを
動作させるタイミング信号が送出される。

以下α系のベクトル処理部の資源管理回路動作について
説明する。本動作に関係する論理は、第２図の点線で囲
れた部分である。

α系の資源管理回路４ａを動作させるタイミング信号は
パス１５２上に送出されている。この信号は、ＡＮＤ回
路１１０を介して（初めパス１５４上の信号値は＋１１
となっているものとする）、パス１５５上に送出され、
レジスタ１１１．１１２のセット信号となる。レジスタ
１１１，１１２にはベクトル命令が格納されている。レ
ジスタ１１１の入力パスは第１図のパス２０であって、
主記憶制御回路２がソースである。パス１５５上のセッ
ト信号によってベクトル命令はレジスタ１１１゜１１２
上を移行する。

レジスタ１１２に格納されているベクトル命令はデコー
ダ１１３で解読される。解読結果を用いて、命令実行に
必要な資源（演算器、主記憶ポートの総称）テーブルが
格納されているＲＡＭ１１．５が引用され、その結果が
レジスタ１１７に求まる。

同時にデコーダ１１３の結果は、命令実行に必要なベク
トルレジスタの入力出力部分のスイッチング回路（第１
図の６ａ、７４）のバス接続関係清報がセットサれてい
るＲＡＭ１１４を引用するために用いられ、結果がレジ
スタ１１６に求まる。

レジスタ１１６の出力はバス１５６上に送出される。こ
のバスは東線であって第１図のバス３０゜２８に相当し
ている。

レジスタ１１７の出力はセレクタ１１８の選択信号とな
る。フリップフロップ１２０はベクトル処理部の資源に
対応しており、各資源の状態を保持している。また主記
憶ポート３’ｚ　　３ｂの状態保持も含む。即ちフリッ
プ７０ツブの値が１１゜ならば対応する資源の状態がビ
ジーで、１０１ならば対応する資源の状態が空である。

第２図では説明の容易さのためにベクトル処理部の資源
を４つとしているが、この数は資源管理回路に本質的な
ことではない。

セレクタ１１８によって選択された資源の状態出力値が
＋１１の場合、この資源はビジーであって、この場合、
バス１５７を通ってインバータ１１９で信号値が反転さ
れて、バス１５４上に出力される。この信号値はＡＮＤ
回路１１０でバス１５２上のタイミング信号と論理積が
とられ、バス１５５上に送出され、レジスタ１１１，１
１２上のベクトル命令移行を抑止する。

フリップフロップ１２０はバス１５８上に送出されて来
る資源のフリー信号によってリセットされる。

セレクタ１１８の出力値がｔＱｌであって、ベクトル命
令を実行するための資源が空の場合、インバータ１１９
の出力は１１′となり、レジスタ１１１．１１２上のベ
クトル命令の移行が行われる。またバス１５９上の信号
はスイッチング回路１２１のイネーブルとして働き、信
号値′１′を。

・　１５・ベクトル命令を実行する資源に対応するフリラグフロ：
／７’１２０の値を１１１にセラトスる。セレクタ１１
８の出力値が１１１の場合、バス１５９上の値号値は＋
０１となり、スイッチング回路１２１によるフリップフ
ロップ１２０のセクトは行われない。線１５８は資源が
空になったことにより７リツグ７０ツブをリセットする
ものである。

以上が４系の資源管理回路の動作である。

ａ系のフリップフロップに対するセットと並行して、ベ
クトル命令が主記憶ポートを用いる場合、ｋ系の資源管
理回路内にあるフリップフロップをセットする必要があ
る。ｋ系の資源管理回路内の７リツプ７０ツブと資源の
対応は４系の資源管理回路のそれと同様である。即ち、
デコーダ１１３が主記憶ポートを使用するベクトル命令
を解読した場合、バス１６１上に信号値＋１＋を出力す
る。

バス１６１上の信号はＡＮＤ回路１２２に入力され、バ
ス１５５上の信号と論理積がとられる。

バス１５５上の信号はα系の資源管理タイミングで、か
つベクトル命令が４系の資源管理回路４ａ・１６・で実行可と判定された場合を示している。従ってＡＮＤ
回路１２２の出力はｂ系の資源管理回路４ｂ内の資源対
応の７リツプ７０ツブをセラトスる指示信号ＣＭＤとな
る。この指示信号はバス１６０を介して、ｂ系の資源管
理回路４！！ｒに送られる。

ｂ系の資源管理回路４ｂ内のどのフリップ７０ツブをセ
ットすべきかというオーダ情報ＯＲＤはレジスタ１１７
の出力である。第２図のバス１６ａ。

１６１は第１図のバス６８に対応している。線１６２．
１６３は資源管理回路４ｂからのＣＭＤおよびＯＲ，Ｄ
である。

第３図は本発明で言及している主記憶ポートの一実施例
であって、主記憶上のベクトルデータな読出すためのア
ドレス列を生成する論理部のブロック図である。

第３図において、ベクトル命令が解読され、該命令が実
行可であって主記憶読出のためのアドレッシング方法が
解読されると第１図の資源管理回路４からオーダ情報が
バス２５０．２５１を介して送られレジスタ２００，２
０１にセットされる。

ここではレジスタ２００上の情報は主記憶上のべクトル
データのベースアドレス、レジスタ２０１上の情報はベ
クトルデータの各要素の間の間隔を示すものとする。こ
の２つの情報によって主記憶上の連続ベクトル、等間隔
非連続ベクトルデータの指定が可能である。レジスタ２
００，２０１のセットと同時に第１図の資源管理回路４
からパス２５２を介して第３図で示されている「主記憶
ポート」に対して起動指示が行われる。これは即ちベク
トル命令の処理がベクトル処理装置で開始されたという
ことを示している。

バス２５２上の起動信号によって、セレクタ２０３、加
算器２０４、カウンタ２０７、比較回路２０９のリセッ
トが行われる。該起動信号は１マシンサイクル間持続す
る。このリセット処理の１マシンサイクル後、レジスタ
２００上の情報はセレクタ２０３、加算器２０４を通っ
てレジスタ２０５にセットされる。バス２５３上には毎
マシンサイクルバリッド信号が送信されているものとす
る。またバス２５４上の信号値は主記憶ポート起動即ち
リセットによって１１Ｉとなるものとする。パス２５３
，２５４上の信号値はＡＮＤ回路２１２によって論理積
がとられ、バス２５５上に送られる。従って上記リセッ
ト処理の１マシンサイクル後バス２５５上の信号値は“
１１である。

これによってレジスタ２０５がセットされる。パス２５
５上の信号値が＋１＋どなることによって、セレクタ２
０３はパス２５６と加算器２０４を接続する。以降バス
２５５上の信号値がｌｊ＋となる毎にレジスタ２０５上
のアドレス値とベクトル要素間の間隔値が加算されレジ
スタ２０５にセットされる。

一方カウンタ２０７はパス２５５上の信号値１１′の個
数をカウントし、その値がレジスタ２０８上に保持され
る。

ベクトル処理においては処理するベクトル要素数は、ベ
クトル命令が解読される以前に決定されている。ベクト
ル要数数の指定はそれを専用に行う特別な命令が用意さ
れていることが多い。ここではその特殊命令の動作を説
明することが主旨ではないので、レジスタ２１１に処理
ベクトル要素、１９゜数が格納されているものとして主記憶ポートの説明を行
う。処理ベクトル要素数はパス２５７を通って比較回路
２０９に入力され、レジスタ２０日上の値と比較が行わ
れる。両者が一致した時、バス２５８上に信号値！１′
か送出される。この信号は第１図の資源管理回路４に送
られ主記憶ポートの処理が完了したことを意味する。一
方パス２５８上の信号はＯＲ回路２１０を通ってインバ
ータ２１５で反転されバス２５４上に送出される。、従
ってベクトル要素数だけアドレス列が生成されると、パ
ス２５５上の信号値は＋０＋となり、加算器２０４．カ
ウンタ２０７の動作は中断する。

パス２５９は第１図の主記憶制御回路２から送出される
「ベクトルアドレス列生成の一時中断」を指示する信号
の伝播経路である。この−時中断指示は複数の主記憶ポ
ートから発行される主記憶参照要求に対して主記憶が追
従不可となる場合に行われる。これは主記憶参照要求間
にコンフリクトが発生した場合に起りうる。

バス２５９上に送られて来たベクトルアドレス、２０゜列の一時中断指示信号はＯＲ回路２１０によって論理和
がとられ、バス２５４上の信号値をＩＱ＋とし、ベクト
ルアドレス列の生成を一時中断させる。

以上のようにして、パス２６０．２５９上にそれぞれベ
クトルアドレスデータ列とそのバリッド信号が生成され
る。第３図の論理動作は主記憶上のベクトルデータな読
出すためのものであるが、ベクトルデータを書込む処理
の場合も全く同様にアドレス列を生成すれば良い。また
ストアすべきベクトルデータはベクトルレジスタ読出デ
ータをこのアドレス列生成に同期して転送するように制
御する。この制御はレジスタのデータセットタイミング
をパス２５５上のバリッド信号によって行うことで達成
することができる。

〔発明の効果〕

本発明の方式によればマルチベクトル処理装置で、従来
の同種の処理装置でとられていたような主記憶ポートの
データ転送スルーブットヲ確保する必要がない。即ちｎ
セットのベクトル処理部とｍセットの主記憶ポートを具
備し、ｎ）ｍとなるように装置を構成できる。

マルチベクトル処理装置で、より少い主記憶ポートを具
備することにより、主記憶制御回路のノ）−ドウエア量
が減少する。このことによって、１０ＧＦＬＯＰ８オー
ダの性能を有するマルチベクトル処理装置でも、複数の
主記憶ポートから発行される主記憶参照要求間の優先順
位を決定する回路が設計可能になる。またベクトル処理
に於いても、近年リロケーション程度のアドレス変換を
実施することが多くなっている。リロケーションテーブ
ルは主記憶ポート対応に持つ必要がある。従って主記憶
ポートの数を減少させることができる方式によってリロ
ケーションテーブルを保持しているＲＡＭ素子およびそ
の周辺論理回路の量を減少させる経済的効果が期待でき
る。

【図面の簡単な説明】

第１図はマルチベクトル処理装置の概略ブロック図、第
２図は第１図の資源管理回路のブロック図、第３図は第
１図の主記憶ポートのブロック図である。１・・・主記憶、２・・・主記憶制御回路、３ａ、５４
川主記憶ポート、４α、４善・・・資源管理回路、５α
。５ｂ・・・ベクトルレジスタ、（５ａ、　６４，７　ａ
、７４・・・スイッチング回路、８α、　８４．　９　
ａ、　９４．、・演算器、１０２・・・ジェネレータ、
１１３−、・デコーダ、１１８・・・セレクタ、１２０
・・・資源状態保持用７リツプ７０ツブ、１２１・・・
スイッチング回路。拳　２３・第１図３次、３ｂ−一一主宮己庚βＩｔ”−）４（１，４−ｂ
−一一育源管理回訃乙α４乙す、７α、７ｂ−−一又イッ＋）グ匝１７６−
３１ｂ、’ｌ先９ｂ−−−シ身１ｆ各・２４・蕩２図ｂｌＦ、Ｆｓｅｒ／’２　　”＝’ｘＪレタ　　　　ｔ２Ｆ　　ズイ、Ｖ
＋＞グｎ別鍔ｌ／３　　デコーダｌ／δ　セしクタ

Claims

【特許請求の範囲】

１、主記憶と、該主記憶を制御する主記憶制御回路と、
該主記憶制御回路に接続された複数の主記憶ポートと、
ベクトル演算器およびベクトルレジスタを含み、上記複
数の主記憶ポートに接続されたベクトル演算を行う複数
のベクトル処理部と、該ベクトル処理部対応に設けられ
、対応するベクトル処理部のベクトル演算器、ベクトル
レジスタおよび複数の主記憶ポートを資源として管理す
る資源管理手段とを有し、上記各資源管理手段は他の資
源管理手段に使用することが決定された主記憶ポートに
ついての情報を通知する手段を含むことを特徴とするベ
クトル処理装置。