JPS6345848A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6345848A JPS6345848A JP61188539A JP18853986A JPS6345848A JP S6345848 A JPS6345848 A JP S6345848A JP 61188539 A JP61188539 A JP 61188539A JP 18853986 A JP18853986 A JP 18853986A JP S6345848 A JPS6345848 A JP S6345848A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 230000003647 oxidation Effects 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 238000001312 dry etching Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 206010011224 Cough Diseases 0.000 description 2
- 206010037660 Pyrexia Diseases 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000037237 body shape Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007127 saponification reaction Methods 0.000 description 1
- 238000009958 sewing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
- 210000000689 upper leg Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Local Oxidation Of Silicon (AREA)
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- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体ｆｃｉｌｔの製造方法に係り、特に凹凸
を有するシリコン層表面に絶縁性に優れた熱酸化膜を形
成する方法に関する。
を有するシリコン層表面に絶縁性に優れた熱酸化膜を形
成する方法に関する。
（従来の技術）
ＭＯ８ダイナンツクメモリ（ｄ ＲＡＭ ）は比例縮小
則に従って素子の微細化、高集債化が進められている。
則に従って素子の微細化、高集債化が進められている。
ｄＲＡＭの構成ｇ１素であるＭ Ｏ８キヤパシタも例外
ではなく、ゲート酸化膜厚ｔｏｘ及び面積８の縮小が進
んでいる。スケ−りング係数をαとすると、ゲート酸化
膜厚はｔｏＸ／αに面積はＳ／α冨になる。へ１０８キ
ャパシタの容ｔｃｔｉ、誘電率をｇとして、Ｃ−ｇｓ／
ｌｏｗと表わされる九め、比例縮小後の容量Ｃ″は、Ｃ
′−Ｃ／αとなり。
ではなく、ゲート酸化膜厚ｔｏｘ及び面積８の縮小が進
んでいる。スケ−りング係数をαとすると、ゲート酸化
膜厚はｔｏＸ／αに面積はＳ／α冨になる。へ１０８キ
ャパシタの容ｔｃｔｉ、誘電率をｇとして、Ｃ−ｇｓ／
ｌｏｗと表わされる九め、比例縮小後の容量Ｃ″は、Ｃ
′−Ｃ／αとなり。
ｌ／α に小さくなる。こうしてＭＯ８キャパシタの容
量が小さくなると、アルファ線飛来によるソフトエラー
が起り易くなり、またビット線の容量との比が小さくな
ってセンス余裕が小さくなる結果、誤動作を生じる原因
になりたりする。このため一般にＭＯ８キャパシタの面
積はＳ／α８ではなく、８／αの縮小に止めることが行
われていた。
量が小さくなると、アルファ線飛来によるソフトエラー
が起り易くなり、またビット線の容量との比が小さくな
ってセンス余裕が小さくなる結果、誤動作を生じる原因
になりたりする。このため一般にＭＯ８キャパシタの面
積はＳ／α８ではなく、８／αの縮小に止めることが行
われていた。
しかし１世代毎に寸法縮小は進み、信ｙ４件の高いｄＲ
ＡＭを得ることは限界に近づきつつある。
ＡＭを得ることは限界に近づきつつある。
ＭＯ８キャパシタの容量を大きくする手段として、誘１
！率の大きい絶縁ｇｌ！、例えばＴａ、Ｏ，膜等を用い
ることも検討されているが、未だ実用になっていない、
を九１０ｎｍ以下の極めて薄い信頼性の高いシリコン酸
化膜の適用が検討されているが、これも極めて高純度の
岬水や薬品を必要とし、まｔ清浄度の高いクリーンルー
ムを必要とする１等の理由で実用になっていない。
！率の大きい絶縁ｇｌ！、例えばＴａ、Ｏ，膜等を用い
ることも検討されているが、未だ実用になっていない、
を九１０ｎｍ以下の極めて薄い信頼性の高いシリコン酸
化膜の適用が検討されているが、これも極めて高純度の
岬水や薬品を必要とし、まｔ清浄度の高いクリーンルー
ムを必要とする１等の理由で実用になっていない。
そｃで現在、ＭＯ８キャパシタの容ｉｔ増大する有力な
方法として、半導体表面に溝を掘り、占有面積を増大さ
せることなく実質的にキャパシタ面積の増大を図る方法
が検討されている。ところがこのようなｒ８ ｔ’、反
応性イオンエツチング（几ＩＢ）のような異方性エツチ
ング法により垂直の側壁をもって形成すると、次のよう
な間Ｕが生じる。即ちこの様な溝（凹部）の上部或いＦ
ｉ底部のコーナーの部分（角部）は曲率半径が極めて小
さく、熱酸化によりゲート膜を形成した時、この角部に
おいて平坦部より酸化膜厚が薄くなる。この現象は次の
ように説明されている。コーナ一部のシリコンを酸化す
ると、既に生成された酸化膜は引き続いて生成された酸
化膜によって押し上げられるため形状の変化全余儀なく
される。この之め酸化が進むとシリコン−酸化膜界面の
酸化膜側では圧縮応力が働き％喧述の角部では応力の集
中が起こる結果、酸化が抑制されるものと考えられる。
方法として、半導体表面に溝を掘り、占有面積を増大さ
せることなく実質的にキャパシタ面積の増大を図る方法
が検討されている。ところがこのようなｒ８ ｔ’、反
応性イオンエツチング（几ＩＢ）のような異方性エツチ
ング法により垂直の側壁をもって形成すると、次のよう
な間Ｕが生じる。即ちこの様な溝（凹部）の上部或いＦ
ｉ底部のコーナーの部分（角部）は曲率半径が極めて小
さく、熱酸化によりゲート膜を形成した時、この角部に
おいて平坦部より酸化膜厚が薄くなる。この現象は次の
ように説明されている。コーナ一部のシリコンを酸化す
ると、既に生成された酸化膜は引き続いて生成された酸
化膜によって押し上げられるため形状の変化全余儀なく
される。この之め酸化が進むとシリコン−酸化膜界面の
酸化膜側では圧縮応力が働き％喧述の角部では応力の集
中が起こる結果、酸化が抑制されるものと考えられる。
このように溝の底部或いは上部の角部で酸化膜厚が平坦
部より薄くなると、この部分は耐圧が低い電界で大きい
リーク電流が流れる原因となる。
部より薄くなると、この部分は耐圧が低い電界で大きい
リーク電流が流れる原因となる。
使用電圧でのリーク電流を十分小さく保り九めにゲート
酸化膜厚を厚くすると、平坦部では厚くなシずぎ、溝を
掘って面積を大きくすることによる容量増大の効果が減
殺されることになる。
酸化膜厚を厚くすると、平坦部では厚くなシずぎ、溝を
掘って面積を大きくすることによる容量増大の効果が減
殺されることになる。
（発明が解決しようとする問題点）
本発明は、四部または凸部を形成した半導体基板表面に
均一な厚さの酸化膜１例えばゲート酸化膜を形成して、
ＭＯ８キャパシタ等の信頼性を向上することができる。
均一な厚さの酸化膜１例えばゲート酸化膜を形成して、
ＭＯ８キャパシタ等の信頼性を向上することができる。
半導体装置の製造方法を提供することを目的とする。
（問題点を解決する念めの手段）
本発明は、凹凸が形成されたシリコン層表面に対し熱酸
化によりｇｔの酸化膜を形成し、この第１の酸化膜の一
部を残してエツチング除去した後。
化によりｇｔの酸化膜を形成し、この第１の酸化膜の一
部を残してエツチング除去した後。
第１の酸化膜残存状態で熱酸化を行って第１の酸化膜下
のシリコン層表面に第２の酸化膜を形成した後、これら
第１および第２のは化ｍをエツチング除去し、露出した
シリコン層表面に改めて熱酸化によシ第３の酸化膜を形
成する。
のシリコン層表面に第２の酸化膜を形成した後、これら
第１および第２のは化ｍをエツチング除去し、露出した
シリコン層表面に改めて熱酸化によシ第３の酸化膜を形
成する。
（作用）
シリコンの凹凸コーナ一部を熱酸化すると酸化膜の形状
変化に伴う応力が酸化膜中に発生する。
変化に伴う応力が酸化膜中に発生する。
この応力は形状の急峻な変化があるコーナ一部のシリコ
ン−シリコン酸化膜界面に集中する。このような大きな
応力が存在するとシリコンの酸化反応が抑制されること
が見出されている。このため、コーナーでは酸化膜の膜
厚が薄くなる。
ン−シリコン酸化膜界面に集中する。このような大きな
応力が存在するとシリコンの酸化反応が抑制されること
が見出されている。このため、コーナーでは酸化膜の膜
厚が薄くなる。
凹凸を有するシリコン表面に対し熱酸化によって＠１の
酸化膜を形成するとコーナ一部では平坦部に比べて膜厚
は薄くなる。この第１Ｏ′）酸化１１！Ｉを少くともそ
の一部を残してエツチング除去すると。
酸化膜を形成するとコーナ一部では平坦部に比べて膜厚
は薄くなる。この第１Ｏ′）酸化１１！Ｉを少くともそ
の一部を残してエツチング除去すると。
コーナ一部では酸化膜厚は十分薄くなる。或いは下地シ
リコン表面が露出することになる。この状態て熱酸化を
行うと、コーナ一部では平坦部に比べて酸化がより進む
ことになり、第２の酸化膜とシリコン界面はコーナ一部
で丸まり會もつ丸形吠となろ、しかる後に、第１及び第
２の酸化膜をエツチング除去すると、コーナ一部で丸み
を帯び九シリコン表面が得られる。このシリコン表面に
対して所望の鹸化ｍを形成すれば、電界県中の少ない高
品質な酸化膜を得ることができる。
リコン表面が露出することになる。この状態て熱酸化を
行うと、コーナ一部では平坦部に比べて酸化がより進む
ことになり、第２の酸化膜とシリコン界面はコーナ一部
で丸まり會もつ丸形吠となろ、しかる後に、第１及び第
２の酸化膜をエツチング除去すると、コーナ一部で丸み
を帯び九シリコン表面が得られる。このシリコン表面に
対して所望の鹸化ｍを形成すれば、電界県中の少ない高
品質な酸化膜を得ることができる。
（実施９’ｌＪ ’）
第１１１（ａ）〜（−は本発明の一笑施例としてダイナ
きツクランダムアクセスメモリ（ＤＲＡＭ）セルの製造
工橿會示す断面図である。先ず第１図（旬に示すように
、比抵抗ｌＯΩ／ ｃｒｓ梅度のＰ型８ｉＪＩｌ仮（１
）に、フィールド酸化１１１（２） を形成し次後、全
面に０、８ ｔｔ ｍ Ｔａｑ（ＤＣＶ Ｄ酸化Ｉｌｌ
（３） をｊｔｌ墳し％ａ常の写真食刻工程を経てキ
ャパシタ形成領域内に窓を形成する６次に＠１［閾（ｂ
）Ｋ示すようにＣＶＤ酸化膜（３） をマスクとしてｄ
ＲＡＭセルのＭＯ８キャパシタの１＃を内に内直璧を有
する深さ２μｍ程度の溝（４）を形成する。との＊ （
４）は例えばｃｐ、 ＠ ａｉ’、 ＊Ｃ０ｊ４等を主
成分とするガス或いはこ九ＫＨが入つ九ガスを用いたａ
ＩＥ去により形成する。この几ＩＢ工礎のマスクは通常
のフォトレジストではそれ自体もエツチングされて消失
する鴨合があるので。
きツクランダムアクセスメモリ（ＤＲＡＭ）セルの製造
工橿會示す断面図である。先ず第１図（旬に示すように
、比抵抗ｌＯΩ／ ｃｒｓ梅度のＰ型８ｉＪＩｌ仮（１
）に、フィールド酸化１１１（２） を形成し次後、全
面に０、８ ｔｔ ｍ Ｔａｑ（ＤＣＶ Ｄ酸化Ｉｌｌ
（３） をｊｔｌ墳し％ａ常の写真食刻工程を経てキ
ャパシタ形成領域内に窓を形成する６次に＠１［閾（ｂ
）Ｋ示すようにＣＶＤ酸化膜（３） をマスクとしてｄ
ＲＡＭセルのＭＯ８キャパシタの１＃を内に内直璧を有
する深さ２μｍ程度の溝（４）を形成する。との＊ （
４）は例えばｃｐ、 ＠ ａｉ’、 ＊Ｃ０ｊ４等を主
成分とするガス或いはこ九ＫＨが入つ九ガスを用いたａ
ＩＥ去により形成する。この几ＩＢ工礎のマスクは通常
のフォトレジストではそれ自体もエツチングされて消失
する鴨合があるので。
Ｒｅ１ｉｃ ＶＤＫ ｚルＳ ｉｏ、 ７８ｉ、Ｎ、
７８１０． ｍ等を用いることが好ましい。
７８１０． ｍ等を用いることが好ましい。
こ°の後、一旦熱酸化によシ好ましくは２００Ａ以上の
酸化膜を形成し、その後この酸化Ｓを厚さ方向く一部を
残してエツチング除去し酸化膜（５’ ＞’を形成する
（第１図（Ｃ） ）、次に、第１図（ｄ） Ｋ示すよう
Ｋｆｆｉ化膜（５つの存在下でその下のシリコン層表面
に対し熱酸化により酸化１１１１［（６） を形成する
。この熱酸化膜（６）は好ましくＦｉｘｏｏｈ以上とす
る。
酸化膜を形成し、その後この酸化Ｓを厚さ方向く一部を
残してエツチング除去し酸化膜（５’ ＞’を形成する
（第１図（Ｃ） ）、次に、第１図（ｄ） Ｋ示すよう
Ｋｆｆｉ化膜（５つの存在下でその下のシリコン層表面
に対し熱酸化により酸化１１１１［（６） を形成する
。この熱酸化膜（６）は好ましくＦｉｘｏｏｈ以上とす
る。
＠２図（ａ）〜（ｅ）では１以上の１柱でシリコン基板
ｌのそれぞれ凸部コーナーＡに丸みが形成される様子を
拡大して示している。凸部コーナーＡでは。
ｌのそれぞれ凸部コーナーＡに丸みが形成される様子を
拡大して示している。凸部コーナーＡでは。
熱酸化時に応力集中が生じ第２図（ａ）【示すように酸
化膜（５）はこの部分では平坦部に比べて薄くなる。
化膜（５）はこの部分では平坦部に比べて薄くなる。
この復号化膜５を一部を残してエツチング除去し酸化１
１ａ５’を形成する（第２１ｉＮ（ｂ））、このとき酸
化膜５′はコーナ一部でとくに薄くなるため、この状１
で熱酸化を行えば第２図（Ｃ）に示すようにコーナ一部
の酸化が促進されシリコン−シリコン酸化膜界面は丸み
を帯びる。凹型コーナーについては酸化膜５を形成し九
段階で丸めが得られることになるが、６凰コーナーの暢
合と同様にしてさらに丸みを増すことができる。
１ａ５’を形成する（第２１ｉＮ（ｂ））、このとき酸
化膜５′はコーナ一部でとくに薄くなるため、この状１
で熱酸化を行えば第２図（Ｃ）に示すようにコーナ一部
の酸化が促進されシリコン−シリコン酸化膜界面は丸み
を帯びる。凹型コーナーについては酸化膜５を形成し九
段階で丸めが得られることになるが、６凰コーナーの暢
合と同様にしてさらに丸みを増すことができる。
コ（７）後、第１図（ｅ）に示すようにＣｖＬ）ｌ！！
ｌ！Ｉ！化膜５および熱酸化膜６ｔエツチング除去する
。セして４出したシリコン基板１表面に、第１図（ｆ）
に示すようにｎ″″型層９を形成し、改めて熱酸化を行
ってキャパシタ絶縁膜となる熱酸化Ｍ（第３の酸化膜）
７％−形成し、続いて第１層多結晶シリコン膜を堆積、
パターニングしてキャパシタ電極８Ｍ−形さをもって形
成される０次いで第１図（匂に示すように、キャパシタ
領域に隣接する位置にゲート絶縁膜となる熱酸化膜ｌＯ
を形成し％第２層多結晶シリコン膜の堆積、パターニン
グによりゲート電極１１を形成し、例えばＡｓイオン注
入によりソ＋＋ −ス、ドレインとなるｎｔＪ１層１２ｍ１３に形成して
スイッチングＭＯ８）ランジスタを形成する。
ｌ！Ｉ！化膜５および熱酸化膜６ｔエツチング除去する
。セして４出したシリコン基板１表面に、第１図（ｆ）
に示すようにｎ″″型層９を形成し、改めて熱酸化を行
ってキャパシタ絶縁膜となる熱酸化Ｍ（第３の酸化膜）
７％−形成し、続いて第１層多結晶シリコン膜を堆積、
パターニングしてキャパシタ電極８Ｍ−形さをもって形
成される０次いで第１図（匂に示すように、キャパシタ
領域に隣接する位置にゲート絶縁膜となる熱酸化膜ｌＯ
を形成し％第２層多結晶シリコン膜の堆積、パターニン
グによりゲート電極１１を形成し、例えばＡｓイオン注
入によりソ＋＋ −ス、ドレインとなるｎｔＪ１層１２ｍ１３に形成して
スイッチングＭＯ８）ランジスタを形成する。
この後は図示しないが、全面にＣＶＤ酸化校倉堆攪し、
コンタクト孔を開けてＡＩ配線を形成して、ＤＲＡＭを
完成する。
コンタクト孔を開けてＡＩ配線を形成して、ＤＲＡＭを
完成する。
この実施例によれば、几ＩＩにより形成されたキャパシ
タ溝のコーナーに効果的に丸みを与えることができ、キ
ャパシタ絶碌膜となる熱電（ヒ膜のコーナ一部での薄寝
化が防止される。またコーナ一部に丸みを与えることに
より、電界集中を緩和することができる。従ってこの実
権例によれば、信頼性の高い高集積化ＤＲＡＭ′を得る
ことができる。
タ溝のコーナーに効果的に丸みを与えることができ、キ
ャパシタ絶碌膜となる熱電（ヒ膜のコーナ一部での薄寝
化が防止される。またコーナ一部に丸みを与えることに
より、電界集中を緩和することができる。従ってこの実
権例によれば、信頼性の高い高集積化ＤＲＡＭ′を得る
ことができる。
本発明は上記実権例に限られるものではない。
例えば以上では専ら溝掘り型Ｄ ＲＡ Ｍについて説明
し念が、ＤＲＡＭＫ限らず凹凸’ｒＶするシリコン表面
に熱酸化膜を形成する工程を必要とするあらゆる零子に
本発明を適用することができる。
し念が、ＤＲＡＭＫ限らず凹凸’ｒＶするシリコン表面
に熱酸化膜を形成する工程を必要とするあらゆる零子に
本発明を適用することができる。
本発明によれば、凹部ま之は凸部等の車体形状を有する
半導体不板表面に均一な膜厚のゲート酸化膜全形成する
ことができる。これは本発明の条件に従えば、成長する
酸化膜中に残存する応力の膜厚方向の積分値のばらつき
（即ち、凹部や凸部の平坦部と角部での応力の膜厚方向
の積分値の差）が１０係程度以下に呆几れ、この結果［
［；力集中が効果的に防止されるためである。従ってこ
のゲート酸化層を用いて例えば容量が大きく且つリーク
遁流の小さいＭＯＳキャパシタを形成することができる
。ま几このへ１０８キャパシタを用いて１高集積化Ｄ
Ｈ，Ａ Ｍ ｔｌ−Ｗ４成すれば、ＤＲＡＭのソフトエ
ラーによる誤動作の確率を下げ、ま之センスアンプの動
作余裕を大きいものとすることができる。
半導体不板表面に均一な膜厚のゲート酸化膜全形成する
ことができる。これは本発明の条件に従えば、成長する
酸化膜中に残存する応力の膜厚方向の積分値のばらつき
（即ち、凹部や凸部の平坦部と角部での応力の膜厚方向
の積分値の差）が１０係程度以下に呆几れ、この結果［
［；力集中が効果的に防止されるためである。従ってこ
のゲート酸化層を用いて例えば容量が大きく且つリーク
遁流の小さいＭＯＳキャパシタを形成することができる
。ま几このへ１０８キャパシタを用いて１高集積化Ｄ
Ｈ，Ａ Ｍ ｔｌ−Ｗ４成すれば、ＤＲＡＭのソフトエ
ラーによる誤動作の確率を下げ、ま之センスアンプの動
作余裕を大きいものとすることができる。
第１０→−俤は本発明５０几ＡＭに６厘用し九−実施的
の製造工程を示す断面口ｓＬｒ！２図８は４１図におけ
るコーナーＡ部の変化全拡大して示す説明図である。 １・・・シリコン縫仮、２・・・フィールド絶縁膜、３
・ＣＶ Ｄ ｃ１１化＆−４・” Ｊ’を５＃ ５’
”・熱ｔｋＲ（Ｆ−麟（”ｆＧｌの酸化膜）、６・・・
熱咳化腿（第２のは１ヒ膜）、７・・・熱賃化膜（４３
の設化膜、キャパシタ絶縁膜）、８・・・キャパシタ電
極、９・”ｎ″″ｍ層、１０・・・熱酸化膜（ゲート絶
縁膜）、１１・・・ゲート電極、１２゜＋ １３・−ｎ 型層。 代理人 弁理士 則 近 憲 重 量 竹 花 喜久男 第 １ 図 第 ３ 図
の製造工程を示す断面口ｓＬｒ！２図８は４１図におけ
るコーナーＡ部の変化全拡大して示す説明図である。 １・・・シリコン縫仮、２・・・フィールド絶縁膜、３
・ＣＶ Ｄ ｃ１１化＆−４・” Ｊ’を５＃ ５’
”・熱ｔｋＲ（Ｆ−麟（”ｆＧｌの酸化膜）、６・・・
熱咳化腿（第２のは１ヒ膜）、７・・・熱賃化膜（４３
の設化膜、キャパシタ絶縁膜）、８・・・キャパシタ電
極、９・”ｎ″″ｍ層、１０・・・熱酸化膜（ゲート絶
縁膜）、１１・・・ゲート電極、１２゜＋ １３・−ｎ 型層。 代理人 弁理士 則 近 憲 重 量 竹 花 喜久男 第 １ 図 第 ３ 図
Claims (5)
- （１）凹凸形状を有するシリコン表面を酸化するにあた
り、一旦シリコン表面に対し熱酸化により第１の酸化膜
を形成する工程と、この第１の酸化膜を少くとも一部を
残し、エッチング除去する工程と、前記第１の酸化膜が
存在する状態でその下のシリコン層表面に熱酸化により
第２の酸化膜を形成する工程と、前記第１および第２の
酸化膜をエッチング除去して露出したシリコン層表面に
所望の第３の酸化膜を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 - （２）前記シリコン層表面の凹凸は、異方性ドライエッ
チング法により形成されたものである特許請求の範囲第
１項記載の半導体装置の製造方法。 - （３）前記シリコン層表面の凹部はダイナミックＲＡＭ
セルのキャパシタ領域に形成された溝であり、前記第３
の酸化膜はキャパシタ絶縁膜である特許請求の範囲第１
項記載の半導体装置の製造方法。 - （４）前記第１の酸化膜は２００Å以上の厚さをもって
形成され、前記第２の酸化膜は１００Å以上の厚さをも
って形成される特許請求の範囲第１項記載の半導体装置
の製造方法。 - （５）前記第３の酸化膜は５０Å以上５００Å以下の厚
さをもって形成される特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188539A JPS6345848A (ja) | 1986-08-13 | 1986-08-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188539A JPS6345848A (ja) | 1986-08-13 | 1986-08-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6345848A true JPS6345848A (ja) | 1988-02-26 |
Family
ID=16225474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188539A Pending JPS6345848A (ja) | 1986-08-13 | 1986-08-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481127A (en) * | 1992-11-04 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a capacitor |
| US5541425A (en) * | 1994-01-20 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench structure |
-
1986
- 1986-08-13 JP JP61188539A patent/JPS6345848A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481127A (en) * | 1992-11-04 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a capacitor |
| US5633188A (en) * | 1992-11-04 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device having a capacitor |
| US5541425A (en) * | 1994-01-20 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench structure |
| US5795792A (en) * | 1994-01-20 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a trench structure |
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