JPS6339225A - デジタルデ−タ補間回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、デジタルデータを順次伝送する場合におい
て、復号化後のデータの誤り訂正が不可能である場合に
前後の正しいデータの平均値をとり、その平均値データ
を誤ったデータと置換することにより、データ誤差を減
少するデジタルデータ補間回路に関するものである。

［従来の技術］ 第３図は従来のデジタルデータ補間回路の構成を示すブ
ロック図である。同図において、（１）は入力端子、（
２）は出力端子であり、（１６）　、　（＋７）はそれ
ぞれ第ルジスタおよび第２レジスタ、（１８）は入力デ
ータが誤りである場合に発生するエラーフラグを検出器
であって、この検出器（１８）の検出結果により入力デ
ータが正しい場合、その入力データが第ルジスタ（１６
）、第２レジスタ（１７）にとり込まれるようになって
いる。（８）は全加算器、（９）は最下位ビットデータ
切り捨て回路であって、上記第ルシスタ（１６）と第２
レジスタ（１７）の出力を加算し、その加算結果の最下
位ビットのデータを切り捨てて加算値を１７２にして出
力するようになっている。（１８）はセレクタであって
、上記最下位ビットデータ切り捨て回路（９）の出力と
」二記第２レジスタ（１７）の出力とが、上記検出器（
１８）の検出結果によって選択されるようになっている
。

つぎに、上記構成の従来のデジタルデータ補間回路によ
る補間動作について説明する。なお、以下の説明におい
てｎは整数であり、データの送られてくる順番を表わす
ものとする。

入力端子（１）に入力されたデータの内、まずシンボル
データに付加され、シンボルデータが正しいか誤りであ
るかを示すエラーフラグをエラーフラグ検出器（１８）
に入力する。エラーフラグ検出器（１８）はエラーフラ
グの検出結果により入力端子（１）に入力されたシンボ
ルデータが正しい場合は、入力端子（１）に入力された
シンボルデータを第ルジスタ（１６）にラッチする信号
を送る。また、上記検出器（１８）による検出結果にお
いてデータが誤りである場合は、エラーフラグ検出器（
１８）より第ルジスタ（１６）には上記ラッチ信号が送
られないのでシンボルデータは切り捨てられる。従って
、上記検出結果により正しいシンボルデータである場合
に限り、第ルジスタ（１６）にシンボルデータ夕がとり
込まれる。次に第ルジスタ（１６）に正しいデータが入
力されている場合、入力端子（１）にデータが再び入力
され、上記検出器（１８）の検出結果により正しいデー
タであると判明した場合は、以下のようになる。

まず、上記第ルジスタ（１６）の内容は、エラーフラグ
検出器（１８）が第２レジスタ（１７）に対し入力デー
タをラッチする信号を送るので、第２レジスタ（１７）
に入力される０次に入力端子（１）に入力されたデータ
が第ルジスタ（１６）にとり込まれる。

また入力端子（１）に入力されたデータが誤りであり、
切り捨てられる場合でも、第ルジスタ（１６）の内容は
上記と同様に第２レジスタ（１７）にとり込まれる。従
って、第２レジスタ（１７）には常に正しいデータが保
持されており、第ルジスタ（１６）にも正しいデータが
入り、さらに入力端子（１）に正しいデータが入った場
合のみ、第２及び第ルジスタ（１？）　、　（１Ｂ）の
内容が更新される。

すなわち、第２レジスタ（１７）は、データエラーが生
じるも前の正しいデータを保持しつづける手段であり、
第ルジスタ（１６）はデータにエラーが生じたのち、正
しいデータが入ってきた場合、これを保持する手段であ
る。

ところで、第ｎ＋１番目のデータが入力端子（１）に入
力され、エラーフラグ検出器（１８）の検出結果により
その入力データが正しい場合は、第２レジスタ（１７）
に入っている第ｎ−１番目以前の正しいデータは、セレ
クタ（１９）に出力され、第ルジスタ（１Ｂ）に入って
いる第ｎ番目の正しいデータが第２レジスタ（１７）に
入り、第ルジスタ（１６）には第ｎ＋１番目の正しいデ
ータが入る場合を考える。この時、上記セレクタ（１８
）ではエラーフラグ検出器（１８）により、第２レジス
タ（１７）に入っている第ｎ−１番目以前のデータが出
力端子（２）から第ｎ−１番目の出力データとして出力
される。即ち、第２レジスタ（１７）の内容が第ｎ−１
番目のデータであるときは、補間しないことになり、第
ｎ−２番目以前のデータであるときは前置ホールドした
ことになる。次に、第２レジスタ（エフ）に第ｎ−１番
目以前の正しいデータが入っており、第ｎ番目のデータ
が誤りであるため切り捨てられ、さらに第ｎ＋１番目の
データが入力端子（１）に入る時点では、出力端子（２
）には、上記と同様に第ｎ−１番目の出力データとして
第２レジスタ（１７）のデータが出力される。

ところがさらに第ｎ＋１番目のデータが正しく、第ルジ
スタ（１６）に取り込まれ、入力端子（１）に第ｎ＋２
番目のデータが入った場合は、以下のようになる。つま
り、第２レジスタ（１７）には第ｎ−１番目以前のデー
タが保持されており、第ルジスタ（１６）には第ｎ＋１
番目のデータが入り、さらに第ｎ＋２番目のデータが入
力端子（１）に入力される時点なので出力端子（２）に
は第ｎ番目の出力データが出力される時点となる。この
とき、全加算器（８）では第ルジスタ（ＩＢ）と第２レ
ジスタ（１７）の内容を加算し、その演算結果を最下位
ビットデータ切り捨て回路（９）に入力する。従って、
セレクタ（１９）には第ルジスタ（１６）と第２レジス
タ（１７）の出力の平均値が入っている。そこで上記の
場合、セレクタ（１８）にて最下位ビットデータ切り捨
て回路（９）から出力されたデータを出力端子（２）に
出力するようにすると、第ｎ番目の出力データとして、
第ｎ−１番目以前の正しいデータと第ｎ＋１番目の正し
いデータの平均値が出力されることになり、平均値補間
が行なわれる。

以上のように、上記従来例では、第２レジスタ（１７）
にはデータにエラーが生じる直前の正しいデータが保持
され、第ルジスタ（１Ｂ）にはデータにエラーが生じた
直後の正しいデータが保持されるので、前置ホールド及
び平均値補間による補間データが誤ったデータと置換し
て出力される。

［発明が解決しようとする問題点１ 以上のように構成された従来のデジタルデータ補間回路
においては、データの平均値補間を行なう加算回路のほ
かに、データにエラーが生じる直前の正しいデータを保
持する手段と、データにエラーが生じた直後の正しいデ
ータを保持する手段とが最小限、必要である。そのため
、入力データ語長に等しいか、あるいは入力データを上
位ビットと下位ビットとのデータに二分し、上位ビット
のデータのみ補間したい場合は上位ビットのデータ語長
に等しい容量をもつレジスタおよびラッチ手段が必要と
なる。

従って、いずれにしてもデータ語長が大きいほど、それ
に比例して補間に要するハードウェア量が増大するとい
った問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、所期の平均値補間を確実に行なえ、そのため
のハードウェア量の削減を図ることができるデジタルデ
ータ補間回路を提供することを目的とする。

［問題点を解決するための手段］ この発明にかかるデジタルデータ補間回路は。

入力データを一時保持するレジスタと、上記入力データ
が誤りである場合に発生するエラーフラグを検出する検
出器と、この検出器の検出結果に基づいて上記データと
上記レジスタの出力データとを選択する第１のデータ選
択手段と、上記検出器の検出結果に基づいて一定時間遅
延されたデータを上記第１のデータ選択手段と上記レジ
スタとに送出する第２のデータ選択手段と、上記レジス
タの出力と上記第１のデータ選択手段の出力とを加算し
た後、その加算結果の最下位ビットのデータを切り捨て
る加算手段と、を備えたことを特徴とする。

［作用］ この発明においては、ｎを整数とし、第ｎ−１番目のデ
ータと第ｎ番目のデータとがともに正しい場合、上記第
２のデータ選択手段により、第ｎ−１番目のデータが上
記レジスタに保持されて、上記Ｐｓ２のデータ選択手段
に第ｎ番目のデータが入力される時点で第ｎ−１番目の
データがレジスタより出力され、しかるのち、第ｎ＃目
のデータが上記レジスタに入力されるといったように、
常に上記レジスタに保持されるデータは最新の正しいデ
ータに更新され、上記レジスタより第ｎ−１番目のデー
タが出力されるとき、上記加算手段にはレジスタの出力
と上記第２のデータ選択手段を通った上記レジスタの出
力が加算され、さらに加算結果が１／２にされることで
、上記レジスタに保持されている第ｎ−２番目以前の最
新の正しいデータがレジスタより出力され、上記と同様
に上記第１のデータ選択手段と上記加算手段により第ｎ
−１番目の出力データとして出力され、前置ホールトが
行なわれる。同時に第２のデータ選択手段により上記レ
ジスタの内容が更新されるのを防ぎ、第ｎ−１番目のデ
ータが正しく、第ｎ番目のデータが正しくない場合、レ
ジスタに保持されている第ｎ−１番目のデータが上記第
１のデータ選択手段と上記加算手段により第ｎ−１番目
のデータとして出力され、同時に第２のデータ選択手段
により第ｎ番目のデータが切り捨てられ上記レジスタ内
のデータが誤ったデータに更新されるのを防ぐ。第ｎ−
１番目のデータが誤りであり、第ｎ番目のデータが正し
い場合、第２のデータ選択手段を通過した第ｎ番目のデ
ータは第１のデータ選択手段に入力され、上記レジスタ
に保持されている第ｎ−２番目以前の最新の正しいデー
タと２８１のデータ選択手段から出力される第ｎ番目の
データが上記加算手段により加算され、その加算値が１
／２にされることで上記レジスタの出力と上記第１のデ
ータ選択手段の出力の平均値が第ｎ　−１番目の出力デ
ータとして出力されるといった平均値補間が行なわれる
。

［実施例］ 以下、この発明の一実施例を図面にもとづいて説明する
。

第１図はこの発明の一実施例によるデジタルデータ補間
回路の構成を示すブロック図であり、同図において（１
）は入力端子、（２）は出力端子である。（５）は入力
データが誤りである場合に発生するエラーフラグを検出
する検出器、（３）は第２のデータ選択手段であって、
上記入力データが（１）入力ゲートから入り、そのデー
タに付加され、データの正誤を示すエラーフラグは（Ａ
）出力ゲートから第２のデータ選択手段（３）のデータ
選択入カゲー）　（Ｓ）に入力される。この入力（Ｓ）
に入ったデータ信号によって、上記第２のデータ選択手
段（３）においては、それの（Ｉ）入力ゲートから入っ
たデータを（Ａ）出力ゲート、（Ｂ）出力ゲート、（Ｃ
）出力ゲートにそれぞれ切り換えて出力するようになっ
ている。（４）は第１のデータ選択手段であって、上記
検出器（５）の（Ｂ）出力ゲートから（Ｓ）選択入力ゲ
ートに入力されたデータと、　（Ａ）人力ゲートまたは
（Ｂ）入力ゲートに入力されたデータのどちらか一方を
選択して（Ｙ）出力ゲートから出力されるようになって
いる。（６）はレジスタであって、上記第２のデータ選
択手段（３）の（Ｂ）出力ゲートの出力が入力されるよ
うに、また上記第２のデータ選択手段（３）の（Ａ）出
力ゲートが上記ｍｌのデータ選択手段（４）の（Ａ）出
力ゲートに接続されている。（８）は全加算器、（９）
は最下位ビットデータ切り捨て回路であって、この全加
算器（８）と最下位ビットデータ切り捨て回路（９）と
から加算手段（７）が構成されている。上記レジスタ（
６）の出力ゲートは、上記全加算器（８）の（Ａ）入力
ゲートおよび上記第１のデータ選択手段（４）の（Ｂ）
入力ゲートにそれぞれ接続され、また上記第１のデータ
選択手段（４）の（Ｙ）出力ゲートは上記全加算器（８
）の（Ｂ）入力ゲートに接続されている。

」二足のような構成の実施例のものにおける補間動作を
以下に説明する。なお、ｎは整数であり、データの入力
順序を示すものである。

第ｎ−１番目のデータと第ｎ番目のデータがともに正し
い場合を考える。第ｎ−１番目のデータがレジスタ（６
）に保持されていて、第ｎ番目のデータが入力端子（１
）に入力される時点においては以下のように動作する。

ここで第ｎ−１番目のデータが第２のデータ選択手段（
３）を通りレジスタ（６）に入力されるときに、検出器
（５）で正しいデータと判明しているので、検出器（５
）内にこの検出結果が保持されているものとする。（誤
ったデータである場合は、第２のデータ選択手段（３）
によりデータを（Ｃ）出力ゲートに切り替えるので、切
り捨てられ、レジスタ（６）には入力されない） 第１のデータ選択手段（４）では、検出器（５）の検出
結果により、第ｎ−１番目のデータが正しく、これがレ
ジスタ（６）に入力されるので、レジスタ（６）の出力
を選択し、全加算器（８）に出力するように動作する。

従って全加算器（８）の（Ａ）入力ゲート、（Ｂ）入力
ゲートともに第ｎ−１番目のデータが入り、この加算結
果の最下位ビットのデータが切り捨てられて加算値が１
／２され、第ｎ−１番目のデータそのものが出力端子（
２）に出力される。このデータは第ｎ−１番目の出力デ
ータであり、第ｎ番目のデータが入力端子（１）に入力
される時点で出力されるのであるから、ｌデータサンプ
ル分遅延されて出力されることになる。また、第ｎ−１
番目の入力データがそのまま出力されるから補間動作は
行なわれない、そして、入力端子（１）に入力された第
ｎ番目のデータは検出器（５）により正しいと判明され
、第２のデータ選択手段（３）によりレジスタ（６）に
入力され、このレジスタ（６）の保持データが更新され
る。つぎに、第ｎ−１番目のデータと第ｎ番目のデータ
が共に誤りである場合を考える。

ここで、レジスタ（８）には第ｎ−２番目もしくはそれ
以前のデータで最新の正しいデータが保持されているも
のとする。なぜなら、レジスタ（６）の内容は第２のデ
ータ選択手段（３）により更新さ〜゛−れない場合は以
前に入力された正しいデータを保、”′→ ：、、１４しつづけているからである。

第ｎ番目のデータが入力される時点において、レジスタ
（６）の内容は第ｎ−２番目のデータもしくはそれ以前
の最新の正しいデータであり、第１のデータ選択手段（
４）では検出器（５）の検出結果により第ｎ−１番目と
第ｎ番目のデータが共に正しくないので、レジスタ（６
）の上記データを出力する。従って、レジスタ（６）の
データとして、レジスタ（６）の内容がそのまま出力さ
れ、補間動作を行なわないことになる。また入力端子（
１）に入力される第ｎ番目のデータは誤りであるため、
検出器（５）により第２のデータ選択手段（３）が入力
データを（Ｃ）出力ゲートに切り替えるようになるので
、レジスタ（６）の内容（第ｎ−１番目のデータ）も更
新されない、すなわち、エラー発生直前の正しいデータ
が保持されたことになる。

つぎに、第ｎ−１番目のデータが誤りであり、第ｎ番目
のデータが正しい場合を考える。

ここでは、レジスタ（６）の内容は、第ｎ−２番目また
はそれ以前の最新の正しいデータであることは上記から
明らかである。そこで、第ｎ番目のデータが入力端子（
１）より入力される時点においては以下のように動作す
る。

先ず、第２のデータ選択手段（３）では検出器（５）の
検出結果により、（Ａ）出力ゲートに第ｎ番目のデータ
を出力する。このとき第１のデータ選択手段（４）では
この第ｎ番目のデータ、即ち、第２のデータ選択手段（
３）の出力データを全加算器（８）の（Ｂ）入力ゲート
に送る。一方、レジスタ（６）の内容は第ｎ−２番目が
全加算器（８）の（Ａ）入力ゲート、（Ｂ）入力ゲート
に入力され、その加算結果が最下位ビット切り捨て回路
（１３）により１／２にされ、結局レジスタ（６）の内
容（第ｎ−２番目のデータまたはそれ以前の最新の正し
いデータ）が第ｎ−１番目の出力データとして出力され
、前置ホールドが行なわれたことになる。さらに入力端
子（１）に入力された第ｎ番目のデータも検出器（５）
により正しくないと判明するので、第２のデータ選択手
段（３）ではデータを（Ｃ）出力ゲートにつなぎ、切り
捨てることにより、レジスタ（６）の内容を更新しない
ことになる。

最後に第ｎ−１番目のデータが正しく、第ｎ番目のデー
タが正しい場合を考える。

ここでレジスタ（６）には第ｎ−１番目の正しいデータ
が入っているものとすると、第ｎ番目のデータが入力端
子（りに入力される時点では以下のように動作する。

第１のデータ選択手段（４）では、検出器（５）により
、レジスタ（６）の内容を出力するようにするので、全
加算器（８）の（Ａ）入力ゲート、（Ｂ）入力ゲートは
共にレジスタ（８）のデータとなる。従って、上記と同
様に、第ｎ−１番目の出力データまたはそれ以前の最新
の正しいデータが、全加算器（８）の（Ａ）入力ゲート
に入力されるので、このＡ入力、Ｂ入力が加算され、最
下位ビット切り捨て回路（８）により加算結果が１／２
にされる。

従って、出力端子（２）には第ｎ番目のデータと第ｎ−
２番目のデータもしくはそれ以前の最新の正しいデータ
との平均値が、第ｎ−１番目の出力データとして出力さ
れることになり、平均値補間が行なわれる。さらに、第
２のデータ選択手段（３）は第ｎ番目のデータを（Ａ）
出力ゲートから（Ｂ）出力ゲートに切り替える賽により
、レジスタ（６）の内容も第ｎ番目のデータで更新され
る。

以上により、データに誤りがある場合、前置ホールドお
よび平均値算出による補間データに置換される。

従って検出器（５）では、第ｎ番目のデータが入力され
る時点で、第ｎ−１番目の上記エラーフラグと、第ｎ番
目のエラーフラグを検出できる手段を備えておれば良い
。

第２図は上記検出器（５）の構成例を示したブロック図
であり、同図において、（１３）はエラーフラグの入力
端子、（ｌＯ）は第１エラーフラグレジスタ、（１１）
は第２エラーフラグレジスタであり、（１２）は第１及
び第２エラーフラグレジスタ（１０）　。

（１１）の内容を判定するエラー判定手段であり、（１
３）は」二足第２のデータ選択手段（３）に接続する端
子、（１４）は上記第１のデータ選択手段（４）に接続
する端子である。

ここで、第１エラーフラグレジスタ（１０）には上記第
ｎ−１番目のデータが入力される時点において第ｎ−１
番目のデータのエラーフラグを入力し、上記第ｎ番目の
データが入力される時点において、第１エラーフラグレ
ジスタ（１０）の内容を第２エラーフラグレジスタ（１
１）に送り、第１エラーフラグレジスタ（１０）に第ｎ
番目のデータのエラーフラグを入れるようにする。

従って、第ｎ番目のデータが入力される時点では第１エ
ラーフラグレジスタ（１０）には第ｎ番目のデータのエ
ラーフラグ、第２エラーフラグレジスタ（１１）には第
ｎ−１番目のデータのエラーフラグが入る。上記実施例
を満たすエラー判定手段（１２）の動作としては、第１
エラーフラグレジスタ（１０）の内容によりエラーがな
い場合のみ、第２のデータ選択手段（３）を、データの
出力が（Ａ）出力ゲートに切り替えた後、Ｂ出力ゲート
に切り替えるように信号を端子（１４）に送るようにす
る。また、第２エラーフラグレジスタ（１１）の内容に
エラーが有り、かつ第１エラーフラグレジスタ（１０）
にエラーがない場合のみ、第１のデータ選択手段（４）
の入力を（Ｂ）入力ゲートから（Ａ）入力ゲートに切り
替える信号を端子（１５）に送れば良い。

なお、上記の実施例においては、上記第２のデータ選択
手段（３）において入力端子（１）に入力されるデータ
が誤りである場合、データを（Ｃ）出力ゲートに出すこ
とにより、レジスタ（６）に入力せずに切り捨てるよう
にしているが、この（Ｃ）出力ゲートに誤ったデータを
モニターする手段を接続しておけば、誤ったデータの内
容をその都度チエツクすることも可俺である。また、上
記実施例の構成において、データを入力端子（１）より
並列または直列に入力してもよく、レジスタ（８）、全
加算器（８）等も並列または直列にデータを入出力する
ようにしても良い。

このとき、最下位ビットデータ切り捨て手段（９）では
、データを直列に出力したいとき入力データの最下位ビ
ットをシフトしないようなシフトレジスタ等を用い、ま
たデータを並列に出力したいときは、入力データの最下
位ビットを出力しないラッチ等で構成すれば良い、また
、上記第２のデータ選択手段（３）において（Ｂ）出力
または（Ｃ）出力をそのまま出力する回路を付加すれば
、上記補間回路をバイパスさせることもできる。

［発明の効果］ 以上のとおり、この発明によれば、入力データに誤りが
ある場合、前置ホールドおよび平均値算出によって求め
られる補間データを作成できるが、このような補間デー
タの作成にあたって保持しておく必要があるデータとし
ては、データにエラーが発生する直前のデータだけで良
いから、データ保持に使用するレジスタを従来のものよ
り少なくすることができる。従って、とくに入力データ
のデータの語長が大きい場合において、データ保持に要
するハードウェアの量を著しく減少できるという効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデジタルデータ補間
回路の構成を示すブロック図であり、第２図はエラーフ
ラグを検出する検出器の構成、例を示すブロック図、第
３図は従来のデジタルデー夕補間回路の構成を示すブロ
ック図である。 （３）・・・第２のデータ選択手段、（４）・・・第１
のデータ選択手段、（５）・・・検出器、（６）・・・
レジスタ、（７）・・・加算手段。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）入力データを一時保持するレジスタと、上記入力
   データが誤りである場合に発生するエラーフラグを検出
   する検出器と、この検出器の検出結果において、第ｎ−
   １番目（ｎは整数）のデータが誤りで、かつ第ｎ番目の
   データが正しい場合のみ第ｎ番目のデータを入力し、そ
   れ以外の場合は上記レジスタの出力を入力する第１のデ
   ータ選択手段と、上記検出器の検出結果において、上記
   入力データが正しい場合のみ上記第１のデータ選択手段
   および上記レジスタに一定時間遅延させて上記入力デー
   タを出力する第２のデータ選択手段と、上記レジスタの
   出力と上記第１のデータ選択手段の出力とを加算し、そ
   の加算結果の最下位ビットのデータを切り捨てて加算値
   を１／２にして出力する加算手段とを備えたことを特徴
   とするデジタルデータ補間回路。
2. （２）上記検出器が、第ｎ−１番目のデータに付加され
   たエラーフラグを保持する第１のエラーフラグレジスタ
   と、第ｎ番目のデータに付加されたエラーフラグを保持
   する第２のエラーフラグレジスタと、上記第１のエラー
   フラグレジスタと第２のエラーフラグレジスタとのエラ
   ーフラグの状態に基づき、上記第１のデータ選択手段と
   第２のデータ選択手段とを動作させるエラー判定手段と
   から構成されている特許請求の範囲 第（１）項記載のデジタルデータ補間回路。