JPS63265223A - 薄膜トランジスタアレイおよびその製法 - Google Patents
薄膜トランジスタアレイおよびその製法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、液晶表示素子をアクティブマトリックス駆
動するための薄膜トランジスタ（以下、ＴＰＴと略称す
る。）アレイおよびこれを製造する方法に関する。
動するための薄膜トランジスタ（以下、ＴＰＴと略称す
る。）アレイおよびこれを製造する方法に関する。
ＴＦＴアレイとしては、例えば第８図および第９図に示
すように、ガラス基板１上にモリブデンなどからなるゲ
ートバス２Ｊ５よびソースバス３が多数互に直交するよ
うに設けられ、これらゲートバース２とソースバス３と
が交差するクロスオーバー部４では、ゲートバス２の上
にソースバス３が走り、第９図に示すようにこれら二つ
のバス２゜３が導通しないように絶縁ｇＩ５がゲートバ
ス２とソースバス３との間に設けられている。この例で
の絶縁膜５は、２層構造を有し、ゲートバス２上に窒化
ケイ素からなる第１絶縁膜６が設けられ、この第１絶縁
膜６上にＴＰＴ７の半導体膜を形成する際に同時に形成
された水素化アモルファスシリコンからなる第２絶縁膜
８が設けられている。
すように、ガラス基板１上にモリブデンなどからなるゲ
ートバス２Ｊ５よびソースバス３が多数互に直交するよ
うに設けられ、これらゲートバース２とソースバス３と
が交差するクロスオーバー部４では、ゲートバス２の上
にソースバス３が走り、第９図に示すようにこれら二つ
のバス２゜３が導通しないように絶縁ｇＩ５がゲートバ
ス２とソースバス３との間に設けられている。この例で
の絶縁膜５は、２層構造を有し、ゲートバス２上に窒化
ケイ素からなる第１絶縁膜６が設けられ、この第１絶縁
膜６上にＴＰＴ７の半導体膜を形成する際に同時に形成
された水素化アモルファスシリコンからなる第２絶縁膜
８が設けられている。
また、ソースバス３を含む基板１上には全面にわたって
窒化ケイ素などからなるパッシベーション膜９が設けら
れている。
窒化ケイ素などからなるパッシベーション膜９が設けら
れている。
また、第８図に示すようにクロスオーバー部４付近のゲ
ートバス２およびソースバス３からそれぞれゲートライ
ン１０およびソースライン１１が分岐し、クロスオーバ
ー部４付近に設けられたＴＰＴ７のゲート電極およびソ
ース電極にそれぞれ接続されている。ＴＰＴ７は、ゲー
ト電極上に窒化ケイ素などからなり上記第１絶縁膜６形
成時に形成されたゲート絶縁膜を設け、このゲート絶縁
股上に水素化アモルファスシリコンからなる半導体膜を
設け、さらにこの半導体股上にアルミニウムなどからな
りソースバス３と同時に形成されたソース電極およびド
レイン電極を設け、さらにパッシベーション膜９を設け
たうえに半導体膜を覆うようにアルミニウムなどからな
るライトシールド１２を設けたもので、ドレイン電極が
画素゛電極１３に接続されて動作するようになっている
。
ートバス２およびソースバス３からそれぞれゲートライ
ン１０およびソースライン１１が分岐し、クロスオーバ
ー部４付近に設けられたＴＰＴ７のゲート電極およびソ
ース電極にそれぞれ接続されている。ＴＰＴ７は、ゲー
ト電極上に窒化ケイ素などからなり上記第１絶縁膜６形
成時に形成されたゲート絶縁膜を設け、このゲート絶縁
股上に水素化アモルファスシリコンからなる半導体膜を
設け、さらにこの半導体股上にアルミニウムなどからな
りソースバス３と同時に形成されたソース電極およびド
レイン電極を設け、さらにパッシベーション膜９を設け
たうえに半導体膜を覆うようにアルミニウムなどからな
るライトシールド１２を設けたもので、ドレイン電極が
画素゛電極１３に接続されて動作するようになっている
。
このようなＴＦＴアレイでは、その製造プロセス中の種
々の要因によって短絡欠陥が不可避的に発生する。この
短絡欠陥には、ソースバス３とゲートバス２とのクロス
オーバー部４での短絡、ＴＰＴのゲート電極とソース電
極との短絡等がある。
々の要因によって短絡欠陥が不可避的に発生する。この
短絡欠陥には、ソースバス３とゲートバス２とのクロス
オーバー部４での短絡、ＴＰＴのゲート電極とソース電
極との短絡等がある。
このような短絡欠陥は液晶表示素子としたときの線欠陥
もしくは点欠陥となって表われ、表示特性を低下させる
ことになる。
もしくは点欠陥となって表われ、表示特性を低下させる
ことになる。
このため、従来よりこのような短絡欠陥を修復し、液晶
表示素子での線欠陥もしくは点欠陥の発生を防止する方
法がとられている。
表示素子での線欠陥もしくは点欠陥の発生を防止する方
法がとられている。
以下に、この短絡欠陥の修復方法の一例を第８図および
第９図によって説明する。まず、パッシベーション膜９
を形成する前の状態において、ゲートバス２の一方の端
子Ｇ１とソースバス３の一方の端子Ｓ１との闇の絶縁検
査を行い、ゲートバス２とソースバス３との間の短絡の
有無を検出する。これで短絡が認められると、ソースバ
ス３のクロスオーバー部４とソースライン１１の分岐点
との間の■の位置でソースバス３をレーザトリミングし
て切断する。レーザトリミングは通常ＹＡＧレーザを使
用して行われる。ついで、ゲートバス２の端子Ｇ１とソ
ースバス３の端子Ｓ１での絶縁検査を再び行い、これが
導通するとクロスオーバー部４で短絡が生じていること
が判明し、短絡位置が特定される。この場合には、ソー
スバス３の■の位置、すなわちクロスオーバー部４の端
子Ｓ１寄りの位置をレーザトリミングし、切断する。
第９図によって説明する。まず、パッシベーション膜９
を形成する前の状態において、ゲートバス２の一方の端
子Ｇ１とソースバス３の一方の端子Ｓ１との闇の絶縁検
査を行い、ゲートバス２とソースバス３との間の短絡の
有無を検出する。これで短絡が認められると、ソースバ
ス３のクロスオーバー部４とソースライン１１の分岐点
との間の■の位置でソースバス３をレーザトリミングし
て切断する。レーザトリミングは通常ＹＡＧレーザを使
用して行われる。ついで、ゲートバス２の端子Ｇ１とソ
ースバス３の端子Ｓ１での絶縁検査を再び行い、これが
導通するとクロスオーバー部４で短絡が生じていること
が判明し、短絡位置が特定される。この場合には、ソー
スバス３の■の位置、すなわちクロスオーバー部４の端
子Ｓ１寄りの位置をレーザトリミングし、切断する。
ゲートバス２の端子Ｇ１とソースバス３の端子＄１との
２度目の絶縁検査で非導通であると、つづいてゲートバ
ス２の端子Ｇ１とソースバス３の他方の端子Ｓ２との間
の絶縁検査を行う。これで、端子Ｇ１と端子Ｓ２とが導
通すると、ＴＰＴ７のゲート・ソース間で短絡している
ことが判明し、短絡位置が特定され、この時はソースバ
ス３のソースライン１１の分岐点の端子Ｓ２寄りの■の
位置でソースバス３を切断する。
２度目の絶縁検査で非導通であると、つづいてゲートバ
ス２の端子Ｇ１とソースバス３の他方の端子Ｓ２との間
の絶縁検査を行う。これで、端子Ｇ１と端子Ｓ２とが導
通すると、ＴＰＴ７のゲート・ソース間で短絡している
ことが判明し、短絡位置が特定され、この時はソースバ
ス３のソースライン１１の分岐点の端子Ｓ２寄りの■の
位置でソースバス３を切断する。
かくして、２か所の短絡欠陥は、その短絡箇所の両側の
ソースバス３から完全に切り離され、駆動時にソースバ
ス３の両端子８１．８２から給電すれば、ＴＰＴ７は動
作しないが他のＴＰＴは動作し、線欠陥を生じることが
ない。
ソースバス３から完全に切り離され、駆動時にソースバ
ス３の両端子８１．８２から給電すれば、ＴＰＴ７は動
作しないが他のＴＰＴは動作し、線欠陥を生じることが
ない。
以上のようにして、短絡欠陥を修復したのち、基板１全
面にパッシベーション膜９を形成し、さらにＴＰＴ７の
ライトシールド１２を形成したのち、基板１は次工程の
液晶注入工程に送られる。
面にパッシベーション膜９を形成し、さらにＴＰＴ７の
ライトシールド１２を形成したのち、基板１は次工程の
液晶注入工程に送られる。
〔発明が解決しようとする問題点］
しかしながら、このような短絡欠陥修復方法によると、
液晶駆動時にソースバスの両端子から給電せねばならな
いので、端子数がソースバス数の２倍必要となり、各端
子間が接近し、端子間短絡の恐れがある。
液晶駆動時にソースバスの両端子から給電せねばならな
いので、端子数がソースバス数の２倍必要となり、各端
子間が接近し、端子間短絡の恐れがある。
また、１つのソースバスに２箇所以上の短絡があると、
短絡位置と短絡位置との間にあるＴＰＴには給電されな
くなり、短絡位置が相互に離れていると液晶表示素子と
したときに点欠陥が連続して線欠陥に近い状態になりか
ねない問題がある。
短絡位置と短絡位置との間にあるＴＰＴには給電されな
くなり、短絡位置が相互に離れていると液晶表示素子と
したときに点欠陥が連続して線欠陥に近い状態になりか
ねない問題がある。
（問題点を解決するための手段〕
この発明では、短絡欠陥箇所の両側のソースバスまたは
ゲートバスをレーザトリミングして短絡箇所をソースバ
スまたはゲートバスから切り離したのち、パッシベーシ
ョン股を形成し、ついで切断されたソースバスまたはゲ
ートバスを導通する補助バスを形成することを解決手段
とした。
ゲートバスをレーザトリミングして短絡箇所をソースバ
スまたはゲートバスから切り離したのち、パッシベーシ
ョン股を形成し、ついで切断されたソースバスまたはゲ
ートバスを導通する補助バスを形成することを解決手段
とした。
これにより、切断されたソースバスまたはゲートバスが
補助バスで導通されるので、給電はいずれ一方の片側の
端子から行えばよく、また１つのソースバスまたはゲー
トバスに２箇所以上の短絡があっても、短絡等所間にあ
るＴＰＴに給電できる。また、補助バスをＴＰＴのライ
トシールドの形成と同時に行えば、全プロセス数が増加
することがない。
補助バスで導通されるので、給電はいずれ一方の片側の
端子から行えばよく、また１つのソースバスまたはゲー
トバスに２箇所以上の短絡があっても、短絡等所間にあ
るＴＰＴに給電できる。また、補助バスをＴＰＴのライ
トシールドの形成と同時に行えば、全プロセス数が増加
することがない。
第１図および第２図は、この発明のＴＦＴアレイの第１
の例を示すものである。この例のＴＦＴアレイが第８図
および第９図に示したＴＦＴアレイと異なるところは、
パッシベーション膜９上にレーザトリミングされたソー
スバス３を導通する補助バス１５を形成した点にある。
の例を示すものである。この例のＴＦＴアレイが第８図
および第９図に示したＴＦＴアレイと異なるところは、
パッシベーション膜９上にレーザトリミングされたソー
スバス３を導通する補助バス１５を形成した点にある。
すなわち、短絡欠陥をソースバス３の位？■。
■、■の各点でレーザトリミングして切り離し、ついで
、基板１全面にシリカ（ＳｉＯｚ）などからなるパッシ
ベーションＷＡ９が形成される。この際、第１図および
第２図に示すように、ソースバス３の切断部分■および
■の外側の端子寄りの位置に、ソースバス３の一部が露
出するコンタクトホール１４．１．４を形成しておく。
、基板１全面にシリカ（ＳｉＯｚ）などからなるパッシ
ベーションＷＡ９が形成される。この際、第１図および
第２図に示すように、ソースバス３の切断部分■および
■の外側の端子寄りの位置に、ソースバス３の一部が露
出するコンタクトホール１４．１．４を形成しておく。
ついで、パッシベーション１１９上にＴＰＴ７の半導体
膜を覆うアルミニウムなどからなるライトシールド１２
を形成することになるが、このライトシールド１２形成
と同時にソースバス３に沿ってこれに平行に走る帯状の
補助バス１５を形成する。この補助バス１５は、それぞ
れのコンタクトホール１４．１４で下層のソースバス３
と電気的に接続されており、切断されたソースバス３は
、この補助バス１５ですべて接続されることになる。補
助バス１５は、切断されたソースバス３を接続するに足
りる長さであれば十分であるが、必要に応じコンタクト
ホール１４を多数設けて、両端子にとどくまでのものと
してもよい。
膜を覆うアルミニウムなどからなるライトシールド１２
を形成することになるが、このライトシールド１２形成
と同時にソースバス３に沿ってこれに平行に走る帯状の
補助バス１５を形成する。この補助バス１５は、それぞ
れのコンタクトホール１４．１４で下層のソースバス３
と電気的に接続されており、切断されたソースバス３は
、この補助バス１５ですべて接続されることになる。補
助バス１５は、切断されたソースバス３を接続するに足
りる長さであれば十分であるが、必要に応じコンタクト
ホール１４を多数設けて、両端子にとどくまでのものと
してもよい。
このようにして製造されたＴＦＴアレイでは、ソースバ
ス３がレーザトリミングで切断されても補助バスにより
、短絡箇所が存在しない部分のソースバス３は互いに導
通状態となる。このため、ソースバス３への給電は一方
の端子からでよく、端子数を半減でき、例えば第３図に
示すようにソースバス３・・・の給？Ｉｆｌ子１６・・
・をバス３の片側端部のみとし、他方の端部は絶縁検査
用の小さなパッド１７・・・とじこのソースバス３・・
・を交互に多数並べる形態をとることができるようにな
り、１つの給電端子を大型化でき、かつ端子間隔も広く
とることができる。
ス３がレーザトリミングで切断されても補助バスにより
、短絡箇所が存在しない部分のソースバス３は互いに導
通状態となる。このため、ソースバス３への給電は一方
の端子からでよく、端子数を半減でき、例えば第３図に
示すようにソースバス３・・・の給？Ｉｆｌ子１６・・
・をバス３の片側端部のみとし、他方の端部は絶縁検査
用の小さなパッド１７・・・とじこのソースバス３・・
・を交互に多数並べる形態をとることができるようにな
り、１つの給電端子を大型化でき、かつ端子間隔も広く
とることができる。
また、１つのソースバス３に２箇所以上の短絡があって
も、短絡箇所間のＴＰＴにも給電できるので、点欠陥数
が減少し、歩留りが向上する。
も、短絡箇所間のＴＰＴにも給電できるので、点欠陥数
が減少し、歩留りが向上する。
第４図および第５図は、この発明のＴＦＴアレイの第２
の例を示すもので、短絡欠陥の修復をゲートバス２のト
リミングで行うものである。この例でも、ゲートバス２
の切断部よりも端子寄りの位置にそれぞれコンタクトホ
ール１４．１４を設置ノ、パッシベーション膜９上にゲ
ートバス２に沿って平行に走る帯状の補助バス１５を設
けて、切断したゲートバス２をこの補助バス１５で接続
している。
の例を示すもので、短絡欠陥の修復をゲートバス２のト
リミングで行うものである。この例でも、ゲートバス２
の切断部よりも端子寄りの位置にそれぞれコンタクトホ
ール１４．１４を設置ノ、パッシベーション膜９上にゲ
ートバス２に沿って平行に走る帯状の補助バス１５を設
けて、切断したゲートバス２をこの補助バス１５で接続
している。
第６図および第７図はこの発明のＴＦＴアレイの第３の
例を示すもので、この例はソースバス３上にゲートバス
２を文士させ、ＴＰＴ７のソースおよびドレインとゲー
トとの積層構造を逆転させた類スタガー構造のＴＦＴア
レイであって、そのゲートバス２をレーザトリミングし
て短絡箇所の切り離しを行うものである。ここでも、第
７図に示すようにゲートバス２の切断部分を跨ぐように
補助バス１５をパッシベーション膜９上に形成する。こ
の類スタガー構造においても、ソースバス３をトリミン
グし同様に補助バスを形成して同様の作用効果を得るこ
とができる。
例を示すもので、この例はソースバス３上にゲートバス
２を文士させ、ＴＰＴ７のソースおよびドレインとゲー
トとの積層構造を逆転させた類スタガー構造のＴＦＴア
レイであって、そのゲートバス２をレーザトリミングし
て短絡箇所の切り離しを行うものである。ここでも、第
７図に示すようにゲートバス２の切断部分を跨ぐように
補助バス１５をパッシベーション膜９上に形成する。こ
の類スタガー構造においても、ソースバス３をトリミン
グし同様に補助バスを形成して同様の作用効果を得るこ
とができる。
以上説明したように、この発明のＴＦＴアレイとその製
法は、短絡箇所の両側のソースバスまたはゲートバスを
レーザトリミングして短絡箇所をソースバスまたはゲー
トバスから切り離し、切断されたソースバスあるいはゲ
ートバスを導通する補助バスを形成するものであるので
、ソースバスあるいはゲートバスの給電端子を片側だけ
に設ければよく、したがって端子数を半減でき、大型の
端子とすることができ、かつ端子間の間隔も広くするこ
とができるので、端子間短絡も減少する。
法は、短絡箇所の両側のソースバスまたはゲートバスを
レーザトリミングして短絡箇所をソースバスまたはゲー
トバスから切り離し、切断されたソースバスあるいはゲ
ートバスを導通する補助バスを形成するものであるので
、ソースバスあるいはゲートバスの給電端子を片側だけ
に設ければよく、したがって端子数を半減でき、大型の
端子とすることができ、かつ端子間の間隔も広くするこ
とができるので、端子間短絡も減少する。
また、１つのソースバスあるいはゲートバスに２つ以上
の短絡箇所があっても、短絡箇所間にあるＴＰＴには給
電できるので、不動作ＴＰＴが減少し、歩留りが向上す
る。
の短絡箇所があっても、短絡箇所間にあるＴＰＴには給
電できるので、不動作ＴＰＴが減少し、歩留りが向上す
る。
【図面の簡単な説明】
第１図ないし第３図は、この発明のＴＦＴアレイの第１
の例を示すもので、第１図は平面図、第２図は第１図の
■−■線断面図、第３図は給電端子の形態を模式的に示
した平面図、第４図および第５図はこの発明のＴＦＴア
レイの第２の例を示すもので、第４図は平面図、第５図
は第４図のＶ−Ｖ線断面図、第６図および第７図は同じ
く第３の例を示すもので、第６図は平面図、第７図は第
６図の■−■線断面図、第８図および第９図は従来のＴ
ＦＴアレイを示すもので、第８図は平面図、第９図は第
８図のＩＸ−ｒＸ線断面図である。 １・・・・・・ガラス基板、 ２・・・・・・ゲートバス、 ３・・・・・・ソースバス、 ４・・・・・・クロスオーバー部、 ７・・・・・・ＴＦＴｌ ９・・・・・・パッシベーション膜、 １４・・・・・・コンタクトホール、 １５・・・・・・補助バス。 出願人 アルプス電気株式会社 第１図 第２図 第３図 第４図 第６図 第８図 手続補正書（目側 昭和６２年７月１日 特願昭６２−１００９０９号 ２、発明の名称 薄膜トランジスタアレイおよびその製法６、補正をする
者 事件との関係 特許出願人 住所 〒１４５東京都大田区雪谷大塚町１番７号名称
ＡＯ９アルプス電気株式会社 （１）明細書第２頁１６行目から１７行目に［液晶表示
素子をアクティブマトリックス駆動する」とあるを「表
示素子やセンサー素子などをスイッチングする」と補正
する。 （２）明細書第３頁１行目の前に「液晶表示素子をアク
ティブマトリックス駆動する場合を、例にとれば」を挿
入する。 （３）明細書第３頁４行目から５行目に「ゲートバース
」とあるをｒゲートバス」と補正する。
の例を示すもので、第１図は平面図、第２図は第１図の
■−■線断面図、第３図は給電端子の形態を模式的に示
した平面図、第４図および第５図はこの発明のＴＦＴア
レイの第２の例を示すもので、第４図は平面図、第５図
は第４図のＶ−Ｖ線断面図、第６図および第７図は同じ
く第３の例を示すもので、第６図は平面図、第７図は第
６図の■−■線断面図、第８図および第９図は従来のＴ
ＦＴアレイを示すもので、第８図は平面図、第９図は第
８図のＩＸ−ｒＸ線断面図である。 １・・・・・・ガラス基板、 ２・・・・・・ゲートバス、 ３・・・・・・ソースバス、 ４・・・・・・クロスオーバー部、 ７・・・・・・ＴＦＴｌ ９・・・・・・パッシベーション膜、 １４・・・・・・コンタクトホール、 １５・・・・・・補助バス。 出願人 アルプス電気株式会社 第１図 第２図 第３図 第４図 第６図 第８図 手続補正書（目側 昭和６２年７月１日 特願昭６２−１００９０９号 ２、発明の名称 薄膜トランジスタアレイおよびその製法６、補正をする
者 事件との関係 特許出願人 住所 〒１４５東京都大田区雪谷大塚町１番７号名称
ＡＯ９アルプス電気株式会社 （１）明細書第２頁１６行目から１７行目に［液晶表示
素子をアクティブマトリックス駆動する」とあるを「表
示素子やセンサー素子などをスイッチングする」と補正
する。 （２）明細書第３頁１行目の前に「液晶表示素子をアク
ティブマトリックス駆動する場合を、例にとれば」を挿
入する。 （３）明細書第３頁４行目から５行目に「ゲートバース
」とあるをｒゲートバス」と補正する。
Claims (3)
- （１）基板上に複数のゲートバスとソースバスとが互い
にクロスオーバー部において交差するように形成され、
このクロスオーバー部近傍の基板上に上記ゲートバスお
よびソースバスに接続されて動作する複数の薄膜トラン
ジスタが形成された薄膜トランジスタアレイにおいて、
レーザトリミングされて短絡箇所が切り離されたゲート
バスまたはソースバス上にこのゲートバスまたはソース
バスを導通する補助バスが形成されたことを特徴とする
薄膜トランジスタアレイ。 - （２）基板上に複数のゲートバスとソースバスとを互い
にクロスオーバー部において交差するように形成し、こ
のクロスオーバー部近傍の基板上に上記ゲートバスおよ
びソースバスに接続されて動作する複数の薄膜トランジ
スタを形成したのち、ゲートバス・ソースバス間の短絡
を検出し、短絡箇所の両側のゲートバスまたはソースバ
スをレーザトリミングして短絡箇所をゲートバスまたは
ソースバスから切り離したのち、パッシベーション膜を
形成し、ついで上記レーザトリミングで切断されたゲー
トバスまたはソースバスを導通する補助バスを形成する
ことを特徴とする薄膜トランジスタアレイの製法。 - （３）上記補助バスを薄膜トランジスタのライトシール
ドの形成時に同時に形成することを特徴とする特許請求
の範囲第２項記載の薄膜トランジスタアレイの製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100909A JPS63265223A (ja) | 1987-04-23 | 1987-04-23 | 薄膜トランジスタアレイおよびその製法 |
| US07/170,996 US4853755A (en) | 1987-04-23 | 1988-03-17 | Method for manufacturing a thin-film transistor array and a thin-film transistor array manufactured by the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100909A JPS63265223A (ja) | 1987-04-23 | 1987-04-23 | 薄膜トランジスタアレイおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63265223A true JPS63265223A (ja) | 1988-11-01 |
Family
ID=14286468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100909A Pending JPS63265223A (ja) | 1987-04-23 | 1987-04-23 | 薄膜トランジスタアレイおよびその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4853755A (ja) |
| JP (1) | JPS63265223A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02157828A (ja) * | 1988-12-12 | 1990-06-18 | Hosiden Electron Co Ltd | 液晶表示素子 |
| EP0390505A2 (en) * | 1989-03-28 | 1990-10-03 | Sharp Kabushiki Kaisha | Matrix display apparatus |
| CN103926769A (zh) * | 2013-12-26 | 2014-07-16 | 上海天马微电子有限公司 | 一种阵列基板、显示面板及显示器 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| EP0333151B1 (en) * | 1988-03-18 | 1993-10-20 | Seiko Epson Corporation | Thin film transistor |
| US5062690A (en) * | 1989-06-30 | 1991-11-05 | General Electric Company | Liquid crystal display with redundant FETS and redundant crossovers connected by laser-fusible links |
| US5345361A (en) * | 1992-08-24 | 1994-09-06 | Murata Erie North America, Inc. | Shorted trimmable composite multilayer capacitor and method |
| WO1995012144A1 (en) * | 1993-10-29 | 1995-05-04 | Litton Systems Canada Limited | Repairable bus structure for amlcd array |
| US5552607A (en) * | 1995-06-21 | 1996-09-03 | General Electric Company | Imager device with integral address line repair segments |
| US6630736B1 (en) * | 2000-07-27 | 2003-10-07 | National Semiconductor Corporation | Light barrier for light sensitive semiconductor devices |
| KR101080356B1 (ko) * | 2003-10-13 | 2011-11-04 | 삼성전자주식회사 | 박막 트랜지스터, 박막 트랜지스터 표시판 및 표시 장치 |
| WO2007118332A1 (en) * | 2006-04-19 | 2007-10-25 | Ignis Innovation Inc. | Stable driving scheme for active matrix displays |
| CN104503175B (zh) * | 2014-12-24 | 2017-07-07 | 深圳市华星光电技术有限公司 | 一种具有数据线自修复功能的阵列基板及液晶显示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736229A (en) * | 1983-05-11 | 1988-04-05 | Alphasil Incorporated | Method of manufacturing flat panel backplanes, display transistors and displays made thereby |
| FR2593632B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active et procedes de realisation de cet ecran |
| US4799097A (en) * | 1987-07-29 | 1989-01-17 | Ncr Corporation | CMOS integrated devices in seeded islands |
-
1987
- 1987-04-23 JP JP62100909A patent/JPS63265223A/ja active Pending
-
1988
- 1988-03-17 US US07/170,996 patent/US4853755A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02157828A (ja) * | 1988-12-12 | 1990-06-18 | Hosiden Electron Co Ltd | 液晶表示素子 |
| EP0390505A2 (en) * | 1989-03-28 | 1990-10-03 | Sharp Kabushiki Kaisha | Matrix display apparatus |
| CN103926769A (zh) * | 2013-12-26 | 2014-07-16 | 上海天马微电子有限公司 | 一种阵列基板、显示面板及显示器 |
| CN103926769B (zh) * | 2013-12-26 | 2016-08-24 | 上海天马微电子有限公司 | 一种阵列基板、显示面板及显示器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4853755A (en) | 1989-08-01 |
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