JPS63244861A - Semiconductor device and manufacture of same - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は低いシート抵抗を要求される半導体装置とその
製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a semiconductor device that requires low sheet resistance and a method for manufacturing the same.
（従来の技術）
半導体装置において低いシート抵抗を必要とする場合に
は、二層構造配線が行なわれる。第３図はこの配線が施
された半導体装置の従来例の断面図である。シリコンな
どの基板１上に薄い酸化膜を介して第１の配線となるゲ
ート配線２が約３５００への厚さで形成されている。ゲ
ート配線２上にはＣＶＤ法によって約３０００Ａの厚さ
の酸化膜３が堆積され、この酸化膜３上に二層構造配線
６が施される。２層構造配線６は酸化膜３上に堆積され
たポリシリコン層４と、ポリシリコン層４上に堆積され
たモリブデンあるいはタングステンなどのシリサイド層
５とからなり、ポリシリコン層４は例えば、約１０００
人、シリサイド層５は約３０００への厚さとなっている
。このように形成された２層構造配線６は、そのシート
抵抗が３〜５Ω／口と低いものとすることができる。(Prior Art) When low sheet resistance is required in a semiconductor device, a two-layer wiring structure is used. FIG. 3 is a sectional view of a conventional example of a semiconductor device provided with this wiring. A gate wiring 2 serving as a first wiring is formed on a substrate 1 made of silicon or the like with a thin oxide film interposed therebetween to a thickness of approximately 3,500 mm. An oxide film 3 having a thickness of about 3000 Å is deposited on the gate wiring 2 by the CVD method, and a two-layer structure wiring 6 is formed on this oxide film 3. The two-layer structure wiring 6 consists of a polysilicon layer 4 deposited on the oxide film 3 and a silicide layer 5 of molybdenum or tungsten deposited on the polysilicon layer 4.
In this case, the silicide layer 5 has a thickness of approximately 3000 nm. The two-layer structure wiring 6 formed in this manner can have a sheet resistance as low as 3 to 5 Ω/hole.
一方、微細トランジスタのホットエレクトロンなどに対
する信頼性を向上させる場合には、第４図に示すような
ＬＤＤ構造のＭＯＳトランジスタが一般に使用されてい
る。このＬＤＤ構造のＭＯＳトランジスタの製造は、ま
ずポリシリコン層４とシリサイド層５とからなる２層構
造配線のゲート電極７が薄い酸化膜を介して基板１上に
形成される。ゲート電極７は基板１全面に形成された後
、パターニングされることにより基板１上にパターン形
成される。そしてゲート電極７をマスクにして基板１に
砒素がイオン注入されてＮ−領域８が形成される。その
後ＣＶＤ法で酸化膜（図示せず）が全面に堆積され、Ｒ
ＩＥ技術で酸化膜がエッチバックされてゲート電極７側
壁に酸化物質のスペーサー９が形成される。さらに、こ
のスペーサーおよびゲート電極７をマスクにして再度砒
素がイオン注入され基板１にＮ 領域１０が形成される
。On the other hand, in order to improve the reliability of fine transistors against hot electrons and the like, a MOS transistor having an LDD structure as shown in FIG. 4 is generally used. In manufacturing this LDD structure MOS transistor, first, a gate electrode 7 of a two-layer wiring structure consisting of a polysilicon layer 4 and a silicide layer 5 is formed on a substrate 1 via a thin oxide film. The gate electrode 7 is formed on the entire surface of the substrate 1 and then patterned to form a pattern on the substrate 1. Then, using gate electrode 7 as a mask, arsenic ions are implanted into substrate 1 to form N- region 8. After that, an oxide film (not shown) is deposited on the entire surface by CVD method, and R
The oxide film is etched back using the IE technique to form oxide spacers 9 on the side walls of the gate electrode 7. Furthermore, using the spacer and gate electrode 7 as a mask, arsenic ions are again implanted to form an N 2 region 10 in the substrate 1.
（発明が解決しようとする問題点）
しかしながら第３図の半導体装置においては、８５０〜
９５０℃の高温熱処理工程で同図（ｂ）のように、二層
構造配線６にクラック１１が生じ、電気的に非接続状態
となる。このクラック１１は二層構造配線６に急勾配の
段差がある場合、段差部分に特に頻発する。このためゲ
ート配線２をパターン形成する際に、ゲート配線２の周
縁部をテーパー状にエツチングしたり、酸化膜３にリン
、ボロンなどの酸化物を混入したガラスを使用し、この
ガラスをリフロー法などによって平坦化して勾配を小さ
くする必要があり、そのための処理が面倒となっている
。又、ポリシリコン層４は通常リンまたは砒素がドープ
されているため、Ｎ＋領領域は電気的なコンタクトが可
能であるが、これを含まないＰ 領域とはコンタクト不
可能となっている。従ってＣＭＯ８などの半導体装置の
場合、設計が極めて複雑になり、又チップサイズが大き
くなる。さらにコンタクトホールを形成してＮ＋領領域
コンタクトしたとしても、コンタクトホールの側面が急
峻の場合にはクラックが発生するからコンタクトホール
にもテーパーをつけるプロセスを付加する必要がある。(Problems to be Solved by the Invention) However, in the semiconductor device shown in FIG.
During the high-temperature heat treatment process at 950° C., cracks 11 are generated in the two-layer wiring 6, as shown in FIG. 6(b), resulting in an electrically disconnected state. When the two-layer wiring 6 has a steep step, this crack 11 occurs particularly frequently at the step. For this reason, when patterning the gate wiring 2, the periphery of the gate wiring 2 is etched into a tapered shape, or the oxide film 3 is made of glass mixed with oxides such as phosphorus or boron, and this glass is processed using a reflow method. It is necessary to reduce the gradient by flattening the surface using methods such as the above, and the processing for this is troublesome. Further, since the polysilicon layer 4 is usually doped with phosphorus or arsenic, it is possible to make electrical contact with the N+ region, but not with the P region which does not contain this. Therefore, in the case of a semiconductor device such as CMO8, the design becomes extremely complicated and the chip size becomes large. Furthermore, even if a contact hole is formed to contact the N+ region, if the side surface of the contact hole is steep, cracks will occur, so it is necessary to add a process for tapering the contact hole.
一方、第４図に示すＬＤＤ構造の半導体装置においては
、ＲＩＥ技術によって酸化膜をエッチバックする際に、
イオン照射によるダメージが基板１やゲート酸化膜に生
じ、これによりＰ−Ｎ接合のリーク電流が増大したり、
ゲート酸化膜の耐圧性が劣下する。又、ＬＤＤ構造のＭ
ＯＳトランジスタではＮ″″領域８上にゲート電極７が
存在しないため、例えばトランジスタの長期信頼性テス
トによってトランジスタ特性が変化する間閣点を有して
いる。On the other hand, in the semiconductor device with the LDD structure shown in FIG. 4, when the oxide film is etched back by the RIE technique,
Ion irradiation causes damage to the substrate 1 and the gate oxide film, which increases the leakage current of the P-N junction.
The voltage resistance of the gate oxide film deteriorates. Also, M of LDD structure
Since the OS transistor does not have the gate electrode 7 on the N'''' region 8, it has a certain point where the transistor characteristics change due to, for example, a long-term reliability test of the transistor.
本発明は上記事情を考慮してなされたもので配線層が急
勾配の段差に形成されても断線せず、かつ長期間使用し
てもＬＤＤ構造のトランジスタ特性が変化しない半導体
装置およびその製造方法を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and includes a semiconductor device and a method for manufacturing the same, which do not cause disconnection even when the wiring layer is formed on a steep step, and do not change the transistor characteristics of an LDD structure even after long-term use. The purpose is to provide
（問題点を解決するための手段）
上記目的は半導体基板上に形成された配線層と、この配
線層上に堆積された高融点金属窒化膜と、この高融点金
属窒化膜上に、選択的に堆積されたタングステン層とを
有することを特徴とする半導体装置によって達成される
。(Means for Solving the Problems) The above object is to selectively transfer a wiring layer formed on a semiconductor substrate, a high melting point metal nitride film deposited on this wiring layer, and a high melting point metal nitride film deposited on this wiring layer. and a tungsten layer deposited on the semiconductor device.
また上記目的は半導体基板上に配線層を形成する工程と
、この配線層を覆うように高融点金属窒化膜を堆積して
二層膜を形成する工程と、前記二層膜を所定のパターン
にエツチングする工程と、前記二層膜上にタングステン
層を選択的に堆積する工程とを有することを特徴とする
半導体装置の製造方法によって達成される。The above object also includes a step of forming a wiring layer on a semiconductor substrate, a step of depositing a high melting point metal nitride film to cover the wiring layer to form a two-layer film, and a step of forming the two-layer film into a predetermined pattern. This is achieved by a method for manufacturing a semiconductor device characterized by comprising the steps of etching and selectively depositing a tungsten layer on the two-layer film.
（作 用）
タングステン層は二層膜に生じたクラック内に侵入し、
クラックを埋め、オープン状態を修復する。又、タング
ステン層はゲート配線の側面をも覆い、この部分をＬＤ
Ｄ構造トランジスタのスペーサーとして使用することが
できる。(Function) The tungsten layer penetrates into the cracks that occur in the two-layer film.
Fill cracks and repair open conditions. In addition, the tungsten layer also covers the side surfaces of the gate wiring, and this part is used as the LD.
It can be used as a spacer for D-structure transistors.
（実施例） 以下、本発明を図示する実施例に基づいて説明する。(Example) The present invention will be described below based on illustrated embodiments.
第１図は本発明をＣＭＯＳの半導体装置に適用した断面
図である。Ｎ型の半導体基板１の所定部分にＰ＋領域１
８およびＮ 領域１９が形成されると共に、基板１上に
は薄い酸化膜を介してゲート電極２が形成され、ゲート
電極２および基板１上にＣＶＤ法によって酸化膜３が堆
積されている。FIG. 1 is a sectional view in which the present invention is applied to a CMOS semiconductor device. A P+ region 1 is formed in a predetermined portion of an N-type semiconductor substrate 1.
At the same time, a gate electrode 2 is formed on the substrate 1 via a thin oxide film, and an oxide film 3 is deposited on the gate electrode 2 and the substrate 1 by the CVD method.
又、Ｐ＋領域１８およびＮ＋領域１９上の酸化膜３が開
孔されて急勾配のコンタクトホール１２゜１３が形成さ
れている。ここでＰ＋領域１８、Ｎ 領域１９、ゲート
配線２、酸化膜３およびコンタクトホールｉ２．１３は
いずれも従来公知の手段によって形成されるものである
。そして、酸化膜３およびコンタクトホール１２，１３
を覆うようにチタン（Ｔｌ）からなる配線層１４が形成
され、さらに配線層１４上に窒化チタン（Ｔ ｔ Ｎ）
からなる高融点金属窒化膜１５が形成されて二層構造配
線が形成されている。配線層１４の形成は例えば、直流
マグネトロンスパッタリング法でチタンターゲットを用
いることで行なうことができ、Ｔｉ層１４は約４００人
の厚さで堆積する。又、高融点金属窒化膜１５の形成は
、配線層１４堆積の後、大気に曝さないまま化成スパッ
タリング法によりアルゴン／窒素（Ａ ｒ ／ Ｎ ２
）混合プラズマを照射することにより行なうことがで
きる。これによりＴｉＮ膜１５は約１５００人の厚さで
堆積される。このように形成された二層構造配線は所定
のパターンにバターニングされる。バターニングは塩素
系の反応ガスを用いてＲＩＥ法を施すことにより行なう
ことができる。そして、約９００℃の熱処理が施され、
Ｐ＋領域１８およびＮ 領域１９と接しているチタン層
にチタンシリサイド１６が形成される。かかる熱処理時
にクラックが生ずることもある。すなわち、１７はかか
る熱処理によってＴｉ層１４とＴｉＮ層１５からなる二
層膜に生じたクラックである。このような状態でこれら
Ｔｉ層１４とＴｉＮ層１５からなる二層膜上にのみ選択
ＣＶＤ技術でタングステン層２０を厚さ１５００Ａ堆積
する。かかるタングステン層２０は二層膜の上面および
側面に堆積され、タングステンは微細な隙間にも侵入す
る性質からクラック１７内にも侵入し、Ｔｉ層１４は電
気的に導通する。これにより、Ｎ 領域１９、Ｐ 領域
とも良好なオーミック接触ができ、例えば径０．８μｍ
１深さ０．８μｍのコンタクトホールでも両領域とも３
０〜５０Ωの抵触抵抗となる。Further, the oxide film 3 on the P+ region 18 and the N+ region 19 is opened to form steeply sloped contact holes 12.about.13. Here, P+ region 18, N2 region 19, gate wiring 2, oxide film 3, and contact hole i2.13 are all formed by conventionally known means. Then, oxide film 3 and contact holes 12 and 13
A wiring layer 14 made of titanium (Tl) is formed to cover the wiring layer 14, and titanium nitride (TtN) is further formed on the wiring layer 14.
A high melting point metal nitride film 15 is formed to form a two-layer wiring structure. The wiring layer 14 can be formed, for example, by DC magnetron sputtering using a titanium target, and the Ti layer 14 is deposited to a thickness of about 400 nm. The high melting point metal nitride film 15 is formed using argon/nitrogen (A r / N 2
) This can be done by irradiating mixed plasma. As a result, the TiN film 15 is deposited to a thickness of approximately 1500 nm. The thus formed two-layer structure wiring is patterned into a predetermined pattern. Buttering can be performed by RIE using a chlorine-based reaction gas. Then, heat treatment is performed at approximately 900°C,
Titanium silicide 16 is formed in the titanium layer in contact with P+ region 18 and N2 region 19. Cracks may occur during such heat treatment. That is, 17 is a crack generated in the two-layer film consisting of the Ti layer 14 and the TiN layer 15 due to such heat treatment. In this state, a tungsten layer 20 is deposited to a thickness of 1500 Å only on the two-layer film consisting of the Ti layer 14 and the TiN layer 15 by selective CVD technique. The tungsten layer 20 is deposited on the top and side surfaces of the two-layer film, and since tungsten has the property of penetrating into minute gaps, it also penetrates into the cracks 17, and the Ti layer 14 becomes electrically conductive. This allows good ohmic contact with the N region 19 and the P region, for example, with a diameter of 0.8 μm.
1 Even in a contact hole with a depth of 0.8 μm, both areas are 3
The contact resistance is 0 to 50Ω.
このような本実施例ではタングステン層２０の堆積によ
りクラック１７が埋設されるから、酸化膜３の段部やコ
ンタクトホール１２．１３にテーパー加工を施す必要が
なくなり、製造が容易となる。又、シート抵抗も０．４
Ω／と低く、良好な半導体装置とすることができる。さ
らに配線幅が細い場合にも配線側面にタングステンが堆
積しているから低い抵抗値を維持することができるばか
りでなく、コンタクトホール１２．１３内をかタングス
テン膜厚を厚くするようにタングステンで埋めることが
可能で後の平坦化工程での処理も容易となる。In this embodiment, since the crack 17 is buried by the deposition of the tungsten layer 20, there is no need to taper the stepped portion of the oxide film 3 or the contact hole 12, 13, which facilitates manufacturing. Also, the sheet resistance is 0.4
It is possible to obtain a good semiconductor device with a low resistance of Ω/. Furthermore, even when the wiring width is narrow, since tungsten is deposited on the side of the wiring, not only can a low resistance value be maintained, but also the contact holes 12 and 13 can be filled with tungsten to increase the tungsten film thickness. This makes the subsequent planarization process easier.
第２図は本発明をＬＤＤ構造のトランジスタに適用した
断面図である。半導体基板１上に約１００Ａの酸化膜２
２が形成され、酸化膜２２上に配線層となるポリシリコ
ン膜２３が堆積され、さらにポリシリコン膜２３上にＴ
ｉＮ膜２４が堆積されている。これらの各膜２２，２３
．２４は基板１全面に予め堆積されるものである。すな
わち、ポリシリコン膜２３は減圧ＣＶＤ法によって酸化
膜２２の全面に約５００Ａの厚さで堆積される。ここで
ポリシリコン膜２３には堆積後、砒素がドープされる。FIG. 2 is a cross-sectional view in which the present invention is applied to a transistor having an LDD structure. Approximately 100A oxide film 2 on semiconductor substrate 1
2 is formed, a polysilicon film 23 serving as a wiring layer is deposited on the oxide film 22, and a T film 23 is further deposited on the polysilicon film 23.
An iN film 24 is deposited. Each of these films 22, 23
．． Reference numeral 24 is a material deposited on the entire surface of the substrate 1 in advance. That is, the polysilicon film 23 is deposited to a thickness of about 500 Å over the entire surface of the oxide film 22 by low pressure CVD. Here, the polysilicon film 23 is doped with arsenic after being deposited.
又、ＴｉＮ膜２４は上記実施例と同様に化成スパッタリ
ング法により約１０００への厚さで形成することができ
る。このように形成された二層構造配線は所定のパター
ンにエツチングされ、二層構造のゲート電極２７が形成
される。同図（ａ）中、２６はエツチングに使用された
フォトレジストである。この場合、ＴｉＮ膜２４のバタ
ーニングは塩素系反応ガスによりＲＩＥ法で行なうこと
ができる。一方、ポリシリコン膜２３のエツチングはイ
オン照射ダメージを考慮し、フッ素のラジカル（２本）
で等方エツチングすることにより行なうことができる。Further, the TiN film 24 can be formed to a thickness of about 1000 nm by chemical sputtering as in the above embodiment. The thus formed two-layer structure wiring is etched into a predetermined pattern to form a two-layer structure gate electrode 27. In the figure (a), 26 is a photoresist used for etching. In this case, the TiN film 24 can be patterned by RIE using a chlorine-based reactive gas. On the other hand, the polysilicon film 23 is etched using fluorine radicals (two) in consideration of ion irradiation damage.
This can be done by isotropically etching.
等方エツチングを用いるとポリシリコンとシリコン酸化
膜の選択比が大きくとれるため、ゲート酸化膜を残存さ
せられるし、さらにはイオン照射などのダメージも削減
される。かかる等方エツチングによりポリシリコン膜２
３の側面には膜厚と略同長さく３００〜４００人）のア
ンダーカット部２５が形成される。２８は基板１に形成
されたＮ″″領域であり、ゲート電極２７および前記フ
ォトレジスト２６をマスクにして基板にイオン注入する
ことで形成される。次いで、フォトレジスト２６は除去
され、９００℃の酸化性雰囲気中で熱処理を行なうこと
により、アンダーカット部２５が酸化によって成長した
ポリシリコンの酸化物３０でほぼ埋められ、Ｎ−領域２
８も酸化されることによりゲートエツジが若干持ち上げ
られる。しかる後に、前述実施例と同様にして、タング
ステン３１がゲート電極２７の上面に選択的に１５００
人の膜厚で堆積される。このタングステン３１はその性
質上、堆積に際し、ゲート電極２７の端部からその側壁
を覆うように流れ、これによりゲート酸化膜上にまで達
してスペーサーとなる。従って、本実施例ではスペーサ
ーを形成する複雑な工程が省略できる。そして、タング
ステン膜３１をマスクにして基板１にイオン注入するこ
とにより、Ｎ＋領域３２が形成される。このような実施
例ではゲート電極２７にダメージを与えないソフトなエ
ツチングが可能となると共に、Ｎ″″領域２８上の酸化
膜にもゲート電極として作用するタングステンが存在す
るから信頼性が向上する。When isotropic etching is used, the selection ratio between polysilicon and silicon oxide film can be increased, so that the gate oxide film can remain and damage caused by ion irradiation can be reduced. By this isotropic etching, the polysilicon film 2
An undercut portion 25 having approximately the same length as the film thickness and having a length of 300 to 400 mm is formed on the side surface of 3. Reference numeral 28 denotes an N'''' region formed in the substrate 1, which is formed by ion implantation into the substrate using the gate electrode 27 and the photoresist 26 as a mask. Next, the photoresist 26 is removed, and by performing heat treatment in an oxidizing atmosphere at 900° C., the undercut portion 25 is almost filled with polysilicon oxide 30 grown by oxidation, and the N- region 2
8 is also oxidized, so that the gate edge is slightly lifted. Thereafter, tungsten 31 is selectively applied to the upper surface of the gate electrode 27 in a thickness of 1500 nm in the same manner as in the previous embodiment.
Deposited to a human thickness. Due to its nature, this tungsten 31 flows from the end of the gate electrode 27 to cover its side walls when deposited, and thereby reaches onto the gate oxide film and becomes a spacer. Therefore, in this embodiment, the complicated process of forming spacers can be omitted. Then, by implanting ions into the substrate 1 using the tungsten film 31 as a mask, an N+ region 32 is formed. In such an embodiment, soft etching can be performed without damaging the gate electrode 27, and reliability is improved because tungsten, which acts as a gate electrode, is present in the oxide film on the N'''' region 28.
上記実施例では高融点金属層にチタンが使用されている
が、本発明ではタングステン（Ｗ）、ハフニウム（Ｈｒ
）、バナジウム（Ｖ）あるいはニオブ（Ｎｂ）等の高融
点金属あるいはこれらの合金さらにはシリサイドが使用
できる。又、高融点金属窒化膜としては、窒化タングス
テン（ＷＮ）、窒化ハフニウム（ＨｆＮ）、窒化バナジ
ウム（ＶＮ）、さらには窒化ニオブ（Ｎ ｂ Ｎ）など
が使用できる。さらには合金膜として、チタンシリサイ
ドのようなシリサイドあるいはＴｉＷなどの合金を使用
することができる。In the above embodiment, titanium is used for the high melting point metal layer, but in the present invention, tungsten (W), hafnium (Hr
), high melting point metals such as vanadium (V) or niobium (Nb), alloys thereof, and silicides can be used. Further, as the high melting point metal nitride film, tungsten nitride (WN), hafnium nitride (HfN), vanadium nitride (VN), niobium nitride (N b N), etc. can be used. Furthermore, as the alloy film, a silicide such as titanium silicide or an alloy such as TiW can be used.
以上のとおり本発明によれば、配線層に生じたクラック
を埋め電気的導通が可能であると共に、ＬＤＤ構造のト
ランジスタにおけるスペーサーの形成を不要としたから
製造が簡略化され、容易となる。As described above, according to the present invention, it is possible to fill the cracks that occur in the wiring layer and to establish electrical continuity, and since it is not necessary to form a spacer in a transistor having an LDD structure, manufacturing is simplified and facilitated.
第１図（ａ）、（ｂ）は本発明の一実施例による半導体
装置の製造工程を示す断面図、第２図（ａ）、（ｂ）、
（ｃ）は本発明の他の実施例による半導体装置の製造工
程を示す断面図、第３図（ａ）、（ｂ）は従来の半導体
装置の製造工程を示す断面図、第４図は従来のＬＤＤ構
造のトランジスタの断面図である。
１・・・基板、１４・・・ポリシリコン層、１５．２４
・・・高融点金属窒化膜、２０．３１・・・タングステ
ン、２３・・・高融点金属。FIGS. 1(a) and (b) are cross-sectional views showing the manufacturing process of a semiconductor device according to an embodiment of the present invention, and FIGS. 2(a), (b),
(c) is a sectional view showing the manufacturing process of a semiconductor device according to another embodiment of the present invention, FIGS. 3(a) and (b) are sectional views showing the manufacturing process of a conventional semiconductor device, and FIG. 4 is a sectional view showing the manufacturing process of a conventional semiconductor device. FIG. 2 is a cross-sectional view of a transistor having an LDD structure. 1... Substrate, 14... Polysilicon layer, 15.24
...High melting point metal nitride film, 20.31...Tungsten, 23...High melting point metal.
Claims (1)
に堆積された高融点金属窒化膜と、この高融点金属窒化
膜上に、選択的に堆積されたタングステン層とを有する
ことを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
前記配線層はポリシリコン層であることを特徴とする半
導体装置。 ３、特許請求の範囲第１項記載の半導体装置において、
前記配線層は高融点金属層であることを特徴とする半導
体装置。 ４、半導体基板上に配線層を形成する工程と、この配線
層を覆うように高融点金属窒化膜を堆積して二層膜を形
成する工程と、 前記二層膜を所定のパターンにエッチングする工程と、 前記二層膜上にタングステン層を選択的に堆積する工程
とを有することを特徴とする半導体装置の製造方法。[Claims] 1. A wiring layer formed on a semiconductor substrate, a refractory metal nitride film deposited on the wiring layer, and tungsten selectively deposited on the refractory metal nitride film. A semiconductor device characterized by having a layer. 2. In the semiconductor device according to claim 1,
A semiconductor device characterized in that the wiring layer is a polysilicon layer. 3. In the semiconductor device according to claim 1,
A semiconductor device, wherein the wiring layer is a high melting point metal layer. 4. A step of forming a wiring layer on a semiconductor substrate, a step of depositing a refractory metal nitride film to cover the wiring layer to form a two-layer film, and etching the two-layer film into a predetermined pattern. A method for manufacturing a semiconductor device, comprising: a step of selectively depositing a tungsten layer on the two-layer film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079171A JPH069203B2 (en) | 1987-03-31 | 1987-03-31 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079171A JPH069203B2 (en) | 1987-03-31 | 1987-03-31 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244861A true JPS63244861A (en) | 1988-10-12 |
| JPH069203B2 JPH069203B2 (en) | 1994-02-02 |
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ID=13682527
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|---|---|---|---|
| JP62079171A Expired - Lifetime JPH069203B2 (en) | 1987-03-31 | 1987-03-31 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069203B2 (en) |
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- 1987-03-31 JP JP62079171A patent/JPH069203B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH069203B2 (en) | 1994-02-02 |
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