JPS63236343A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63236343A JPS63236343A JP62069118A JP6911887A JPS63236343A JP S63236343 A JPS63236343 A JP S63236343A JP 62069118 A JP62069118 A JP 62069118A JP 6911887 A JP6911887 A JP 6911887A JP S63236343 A JPS63236343 A JP S63236343A
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は絶縁膜分離技術を採用する半導体装置の製造方
法に関する。
法に関する。
（従来の技術）
従来の絶縁膜分離技術は、半導体基板にチャネルストッ
パ拡散を施した後、絶縁膜を埋め込む溝を形成し、この
溝に絶縁膜Ｉを埋め込む（第２図）。その後分離した半
導体領域に能動素子や受動素子を形成しているが、分離
用絶縁膜１の電位はフローティングとなっている。
パ拡散を施した後、絶縁膜を埋め込む溝を形成し、この
溝に絶縁膜Ｉを埋め込む（第２図）。その後分離した半
導体領域に能動素子や受動素子を形成しているが、分離
用絶縁膜１の電位はフローティングとなっている。
（発明が解決しようとする問題点）
特にウォールド・エミッタ（Ｗａ １ ｌｅｄ Ｅｍｉ
ｔｔｅｒ ）構造にて、非常に浅い拡散層にてトランゾ
スタを形成する半導体装置において、素子分離領域１が
フローティング電位のため、モールド樹脂等に含まれる
可動イオンの挙動により、素子分離絶縁膜１と接するペ
ース領域２が極性反転してチャネル３を生じ、エミッタ
４、コレクタ５間にリーク電流が流れるという問題があ
る。
ｔｔｅｒ ）構造にて、非常に浅い拡散層にてトランゾ
スタを形成する半導体装置において、素子分離領域１が
フローティング電位のため、モールド樹脂等に含まれる
可動イオンの挙動により、素子分離絶縁膜１と接するペ
ース領域２が極性反転してチャネル３を生じ、エミッタ
４、コレクタ５間にリーク電流が流れるという問題があ
る。
本発明は分離用絶縁膜、浅い拡散、ウォールド・エミッ
タ構造等の微細加工技術を駆使した半導体装置において
、可動イオンによるトランジスタのペース領域の極性反
転を防止することを目的とする。
タ構造等の微細加工技術を駆使した半導体装置において
、可動イオンによるトランジスタのペース領域の極性反
転を防止することを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）本発明は、半導
体基板に溝を形成する工程と、前記溝に絶縁膜を形成す
る工程と、その後前記溝に多結晶半導体を埋め込む工程
と、前記溝に埋め込んだ多結晶半導体にイオン注入また
は拡散で電気的に活性な原子を導入する工程と、その後
前記溝内に埋め込んだ多結晶半導体に固定電位を印加す
る電極形成工程とを具備したことを特徴とする半導体装
置の製造方法である。即ち本発明は、上記溝部の素子分
離領域に薄い絶縁膜を施し、更に多結晶半導体を埋め込
んだ後に、これに電気的に活性となる原子をイオン注入
（拡散でも町）し、上記多結晶半導体に安定な電位を印
加することで可動イオンの影響を排除し、トランジスタ
のＲ−ス領域の極性反転を防止するものである。
体基板に溝を形成する工程と、前記溝に絶縁膜を形成す
る工程と、その後前記溝に多結晶半導体を埋め込む工程
と、前記溝に埋め込んだ多結晶半導体にイオン注入また
は拡散で電気的に活性な原子を導入する工程と、その後
前記溝内に埋め込んだ多結晶半導体に固定電位を印加す
る電極形成工程とを具備したことを特徴とする半導体装
置の製造方法である。即ち本発明は、上記溝部の素子分
離領域に薄い絶縁膜を施し、更に多結晶半導体を埋め込
んだ後に、これに電気的に活性となる原子をイオン注入
（拡散でも町）し、上記多結晶半導体に安定な電位を印
加することで可動イオンの影響を排除し、トランジスタ
のＲ−ス領域の極性反転を防止するものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の工程図であり、まずｐ型半導体基板Ｊ
Ｊ Ｉｃ ）ランノスタのコレクタ領域となるｎ型埋め
込み拡散領域１２と素子分離領域の底部のチャネル防止
を目的とするｐ型埋め込み拡散領域１３を形成し、更に
ｎＷのエピタキシャル層１４を成長させる（第１図（ａ
））。
図は同実施例の工程図であり、まずｐ型半導体基板Ｊ
Ｊ Ｉｃ ）ランノスタのコレクタ領域となるｎ型埋め
込み拡散領域１２と素子分離領域の底部のチャネル防止
を目的とするｐ型埋め込み拡散領域１３を形成し、更に
ｎＷのエピタキシャル層１４を成長させる（第１図（ａ
））。
次に多結晶シリコンを埋め込む溝１５１，１５２をＲＩ
Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）
技術により形成する（第１図（ｂ））。ここで溝１５１
は素子分離用、溝１５鵞はトランジスタのペース、コレ
クタ間の部分的分離用の溝である。
Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）
技術により形成する（第１図（ｂ））。ここで溝１５１
は素子分離用、溝１５鵞はトランジスタのペース、コレ
クタ間の部分的分離用の溝である。
次に薄い絶縁膜例えば熱酸化膜１６を成長させ、更に多
結晶シリコン層１７を、ｍ１５１５１５ｚを埋める厚さ
に成長させる（第１図（Ｃ））。
結晶シリコン層１７を、ｍ１５１５１５ｚを埋める厚さ
に成長させる（第１図（Ｃ））。
次にエッチパック法により、溝部以外の多結晶シリコン
層１７を除去した後、レジストブロック１８により、溝
内に埋め込んだ多結晶シリコン層１７に、電気的に活性
な原子例えばボロンをイオン注入（拡散でも町）する（
第１図（ｄ））。
層１７を除去した後、レジストブロック１８により、溝
内に埋め込んだ多結晶シリコン層１７に、電気的に活性
な原子例えばボロンをイオン注入（拡散でも町）する（
第１図（ｄ））。
次に分離された半導体領域にウォールド・エミッタ構造
の微細トランジスタを形成した後、絶縁膜１９に電極取
り出し用開口部２０〜２２を設ける。この時素子分離部
の一部も同時に開口部２３を設ける（第１図（ｅ））。
の微細トランジスタを形成した後、絶縁膜１９に電極取
り出し用開口部２０〜２２を設ける。この時素子分離部
の一部も同時に開口部２３を設ける（第１図（ｅ））。
ここで２０はコレクタ電極開口部、２１はペース２４の
電極開口部、２２はエミッタ２５の電極開口部、２３は
素子分離電極開口部である。
電極開口部、２２はエミッタ２５の電極開口部、２３は
素子分離電極開口部である。
次にコレクタ電極２６、ペース電極２７、エミッタ１極
２８を例えばＡｔ−８１合金で形成するが、この時素子
分離部１７の開口部２３にも電極２９を形成し、これに
ペース領域の極性反転を防ぐためのバイアス電圧を印加
する。本実施例のｎｐｎ型トランノスタの場合、ペース
領域２４はｐ型であり、素子分離部の電極２９へ印加す
る電位は、接地電位または←）電位と半導体装置内の最
低電位でよい（第１図（ｆ））。
２８を例えばＡｔ−８１合金で形成するが、この時素子
分離部１７の開口部２３にも電極２９を形成し、これに
ペース領域の極性反転を防ぐためのバイアス電圧を印加
する。本実施例のｎｐｎ型トランノスタの場合、ペース
領域２４はｐ型であり、素子分離部の電極２９へ印加す
る電位は、接地電位または←）電位と半導体装置内の最
低電位でよい（第１図（ｆ））。
しかして第２図では、素子分離領域１はフローティング
電位の念め、モールド樹脂中等の←）可動イオンの挙動
により、上記素子分離領域１を形成する分離絶縁膜と接
するペース領域２が極性反転してチャネル３を生じ、エ
ミッタ・コレクタ間にリーク電流が流れたが、第１図の
ものでは、素子分離部１７は半導体装置内の最低電位に
バイアスされていることにより、（ト）可動イオンの影
響を排除でき、ペース領域２４に極性反転は生じない。
電位の念め、モールド樹脂中等の←）可動イオンの挙動
により、上記素子分離領域１を形成する分離絶縁膜と接
するペース領域２が極性反転してチャネル３を生じ、エ
ミッタ・コレクタ間にリーク電流が流れたが、第１図の
ものでは、素子分離部１７は半導体装置内の最低電位に
バイアスされていることにより、（ト）可動イオンの影
響を排除でき、ペース領域２４に極性反転は生じない。
また当然ながら、素子分離部を半導体装置内の最高電位
にバイアスすれば、ＰＮＰ ｆｆｌ ）ランジスタのペ
ース領域の極性反転も防止できるものである。
にバイアスすれば、ＰＮＰ ｆｆｌ ）ランジスタのペ
ース領域の極性反転も防止できるものである。
［発明の効果コ
以上説明した如く本発明によれば、素子分離部に固定電
位を与えたため、可動イオンによるトランジスタのペー
ス領域の極性反転が防止できるものである。
位を与えたため、可動イオンによるトランジスタのペー
ス領域の極性反転が防止できるものである。
第１図は本発明の一実施例の工程説明図、第２図は従来
装置の断面図である。 １ノ・・・ｐ型基板、１４・・・ｎ型エピタキシャル層
、１５）、１５．・・・溝、１６・・・酸化膜、１７・
・・多結晶シリコン、１９・・・絶縁膜、２４・・・ペ
ース層、２５・・・エミツタ層、２９・・・素子分離部
へのバイアス電極。 出願人代理人 弁理士 鈴 江 武 彦第１ 図
装置の断面図である。 １ノ・・・ｐ型基板、１４・・・ｎ型エピタキシャル層
、１５）、１５．・・・溝、１６・・・酸化膜、１７・
・・多結晶シリコン、１９・・・絶縁膜、２４・・・ペ
ース層、２５・・・エミツタ層、２９・・・素子分離部
へのバイアス電極。 出願人代理人 弁理士 鈴 江 武 彦第１ 図
Claims (4)
- （１）半導体基板に溝を形成する工程と、前記溝に絶縁
膜を形成する工程と、その後前記溝に多結晶半導体を埋
め込む工程と、前記溝に埋め込んだ多結晶半導体にイオ
ン注入または拡散で電気的に活性な原子を導入する工程
と、その後前記溝内に埋め込んだ多結晶半導体に固定電
位を印加する電極形成工程とを具備したことを特徴とす
る半導体装置の製造方法。 - （２）前記多結晶半導体が埋め込まれた素子分離領域に
半導体装置内の最低電位を印加することを特徴とする特
許請求の範囲第１項に記載の半導体装置の製造方法。 - （３）前記多結晶半導体が埋め込まれた素子分離領域に
半導体装置内の最高電位を印加することを特徴とする特
許請求の範囲第１項に記載の半導体装置の製造方法。 - （４）前記溝内の絶縁膜と接する領域に形成される素子
構造はウォールド・エミッタ構造であることを特徴とす
る特許請求の範囲第１項に記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069118A JPS63236343A (ja) | 1987-03-25 | 1987-03-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069118A JPS63236343A (ja) | 1987-03-25 | 1987-03-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236343A true JPS63236343A (ja) | 1988-10-03 |
Family
ID=13393407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069118A Pending JPS63236343A (ja) | 1987-03-25 | 1987-03-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236343A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994015360A1 (en) * | 1992-12-25 | 1994-07-07 | Nippondenso Co., Ltd. | Semiconductor device |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544743A (en) * | 1978-09-26 | 1980-03-29 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS59188141A (ja) * | 1984-03-26 | 1984-10-25 | Hitachi Ltd | 半導体集積回路 |
| JPS6083346A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6097661A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60250645A (ja) * | 1984-05-25 | 1985-12-11 | Nec Corp | 半導体装置 |
-
1987
- 1987-03-25 JP JP62069118A patent/JPS63236343A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544743A (en) * | 1978-09-26 | 1980-03-29 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6083346A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6097661A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59188141A (ja) * | 1984-03-26 | 1984-10-25 | Hitachi Ltd | 半導体集積回路 |
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| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
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