JPS63228730A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63228730A JPS63228730A JP6291087A JP6291087A JPS63228730A JP S63228730 A JPS63228730 A JP S63228730A JP 6291087 A JP6291087 A JP 6291087A JP 6291087 A JP6291087 A JP 6291087A JP S63228730 A JPS63228730 A JP S63228730A
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Landscapes
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密度の絶縁分離を形成できる半導体集積回路
の製造方法に関する。
の製造方法に関する。
従来の技術
従来、溝にＣＶ Ｄ Ｓ １０２膜を埋める絶縁分離方
法が提案されている。
法が提案されている。
上記絶縁分離の製造工程を第２図Ａ−Ｃに示す。
ｐ形シリコン基板１の上にシリコンのエツチングマスク
材２を形成し、シリコン基板を約０．８μｍエツチング
し、溝３，４を形成する。そして周囲から４回ボロンの
斜めイオン注入を行い、溝側面および底面にボロン注入
領域５を形成する（第２図Ａ）。
材２を形成し、シリコン基板を約０．８μｍエツチング
し、溝３，４を形成する。そして周囲から４回ボロンの
斜めイオン注入を行い、溝側面および底面にボロン注入
領域５を形成する（第２図Ａ）。
次に、エツチングマスク材２を除去し、加熱酸化するこ
とにより基板表面に厚さ５０ｎｍのＳ ｉ０２膜６を形
成する。同時にボロン注入領域５からｐ形のチャンネル
ストッパー領域７が形成される。
とにより基板表面に厚さ５０ｎｍのＳ ｉ０２膜６を形
成する。同時にボロン注入領域５からｐ形のチャンネル
ストッパー領域７が形成される。
前記基板上に７００〜ＳＯＯ℃で熱分解法によりステッ
プカバレージの良い５１０２膜８を厚さ１１Ｘｎ形成す
る。そしてホトレジスト膜９の塗布により表面を平坦に
する（第２図Ｂ）。
プカバレージの良い５１０２膜８を厚さ１１Ｘｎ形成す
る。そしてホトレジスト膜９の塗布により表面を平坦に
する（第２図Ｂ）。
次に、ホトレジスト膜９およびＳ １０２膜８が同じエ
ッチ速度になる条件でドライエツチングすることにより
、溝３，４にＳｉ○２膜８を埋めて表面を平坦にする（
第２図Ｃ）。
ッチ速度になる条件でドライエツチングすることにより
、溝３，４にＳｉ○２膜８を埋めて表面を平坦にする（
第２図Ｃ）。
発明が解決しようとする問題点
上記工程においてチャンネルストッパー領域了を形成す
るために４回イオン注入しなければならないという問題
がある。
るために４回イオン注入しなければならないという問題
がある。
また第３図に示すよつに溝３の深さｄと幅Ｗの比ｃｉ／
ｗが１〜２以上になると、溝３上部のＳ １０２はＨＦ
のような薬品に対してエッチ速度が速い領域が生じ、凹
部２０が変成される。そのために微細なパターンを形成
することが固着である。前記基板を９５０℃以上の高温
で熱処理すると、ＳｔとＳｉＯ２の膨張係数の差により
シリコン基板２１領域に歪が生じ、ｐ −ｎ接合のリー
ク電流が増大するという問題がある、 問題点を解決するための手段 上記問題点を解決する本発明の技術的手段は、−導電形
半導体基板上に第一の薄膜を形成する工程、所定の領域
の前記第１の薄膜を除去し、さらに前記半導体基板を所
定の深さまで除去して溝を形成する工程、前記溝部周辺
に一導電形形成用不純物を導入する工程、前記基板上に
第二の薄膜を形成する工程、酸化性雰囲気中で熱処理す
ることほより前記溝部周辺に酸化膜層を形成すると同時
に前記第二の薄膜を流動させる工程、前記第二の薄膜を
所定の厚さだけ除去し、前記溝中に第二の薄膜で埋める
工程とを備えていて、絶縁分離を形成する。
ｗが１〜２以上になると、溝３上部のＳ １０２はＨＦ
のような薬品に対してエッチ速度が速い領域が生じ、凹
部２０が変成される。そのために微細なパターンを形成
することが固着である。前記基板を９５０℃以上の高温
で熱処理すると、ＳｔとＳｉＯ２の膨張係数の差により
シリコン基板２１領域に歪が生じ、ｐ −ｎ接合のリー
ク電流が増大するという問題がある、 問題点を解決するための手段 上記問題点を解決する本発明の技術的手段は、−導電形
半導体基板上に第一の薄膜を形成する工程、所定の領域
の前記第１の薄膜を除去し、さらに前記半導体基板を所
定の深さまで除去して溝を形成する工程、前記溝部周辺
に一導電形形成用不純物を導入する工程、前記基板上に
第二の薄膜を形成する工程、酸化性雰囲気中で熱処理す
ることほより前記溝部周辺に酸化膜層を形成すると同時
に前記第二の薄膜を流動させる工程、前記第二の薄膜を
所定の厚さだけ除去し、前記溝中に第二の薄膜で埋める
工程とを備えていて、絶縁分離を形成する。
作 用
この技術的手段による作用は次のようになる。
すなわち、分離幅が狭くても表面平坦化後の分離絶縁膜
の表面がＨＦでエツチングしてもエツチング速度の差に
よる凹部が生じることはないし、基板と分離用絶縁膜間
の歪によってｐ−ｎ接合のリーク電流が生じることはな
い。また簡単な工程でチャンネルストッパーを形成する
ことができる。。
の表面がＨＦでエツチングしてもエツチング速度の差に
よる凹部が生じることはないし、基板と分離用絶縁膜間
の歪によってｐ−ｎ接合のリーク電流が生じることはな
い。また簡単な工程でチャンネルストッパーを形成する
ことができる。。
実施例
以下、本発明の一実施例としてＭＯ３ＬＳＩを形成する
方法を第１図Ａ−Ｈにもとづいて説明する。
方法を第１図Ａ−Ｈにもとづいて説明する。
ｐ形半導体８１基板３０上に厚さ５０ｎｍの加熱酸化膜
３１を形成し、さらに厚さ０．３μｍの多結晶シリコン
膜３２を形成する。そして素子形成領域にホトレジスト
膜３３を形成する（第１図Ａ）。
３１を形成し、さらに厚さ０．３μｍの多結晶シリコン
膜３２を形成する。そして素子形成領域にホトレジスト
膜３３を形成する（第１図Ａ）。
次に、ホトレジスト膜３３をマスクにして多結晶シリコ
ン膜３２． Ｓｉ○２膜３１全３１し、さらにシリコ
ン基板３ｏを０．７μｍエツチングして溝３４を形成す
る。そして厚さ０．１〜０．３μｍのボロンを含んだＳ
ｉＯ２膜（ＢＳＧ膜）３５を形成する。そしてＢＰＳＧ
膜のような低温で軟化絶縁膜３６を１μｍ形成する。そ
して不活性ガス中で９００℃程度で熱処理し、溝３４周
辺にｐ＋ 形チャンネルストッパー領域３了を形成する
（第１図Ｂ）。
ン膜３２． Ｓｉ○２膜３１全３１し、さらにシリコ
ン基板３ｏを０．７μｍエツチングして溝３４を形成す
る。そして厚さ０．１〜０．３μｍのボロンを含んだＳ
ｉＯ２膜（ＢＳＧ膜）３５を形成する。そしてＢＰＳＧ
膜のような低温で軟化絶縁膜３６を１μｍ形成する。そ
して不活性ガス中で９００℃程度で熱処理し、溝３４周
辺にｐ＋ 形チャンネルストッパー領域３了を形成する
（第１図Ｂ）。
次に９０Ｃ）Ｃ，水蒸気中で熱処理する。そうすると溝
３４周辺に厚さ１０ｎｍの加熱酸化膜３８が形成すると
同時に軟化絶縁膜３６が流動し、溝３４の中が完全に埋
まる。その後、ホトレジスト膜３９を塗布し、表面を平
坦にする（第１図Ｃ）。
３４周辺に厚さ１０ｎｍの加熱酸化膜３８が形成すると
同時に軟化絶縁膜３６が流動し、溝３４の中が完全に埋
まる。その後、ホトレジスト膜３９を塗布し、表面を平
坦にする（第１図Ｃ）。
次に、ホトレジスト膜３９と軟化絶縁膜３６が同じエッ
チ速度になる条件でドライエツチングすることにより、
溝３４中にＢＳＧ膜３５．軟化絶、縁膜３６で埋める（
第１図Ｄ）。
チ速度になる条件でドライエツチングすることにより、
溝３４中にＢＳＧ膜３５．軟化絶、縁膜３６で埋める（
第１図Ｄ）。
次に多結晶シリコン３２．Ｓｉ○２膜３１全３１する（
第１図Ｅ）。そして露出したシリコン基板上にＭＯＳ）
ランジスタを形成する。
第１図Ｅ）。そして露出したシリコン基板上にＭＯＳ）
ランジスタを形成する。
上記工程において４回イオン注入することなく、ＢＳＧ
膜３５と３ピ・ＳＧ膜３６を連続して形成し、熱処理す
ることにより、チャンネルストッパー３７を形成するこ
とができる。
膜３５と３ピ・ＳＧ膜３６を連続して形成し、熱処理す
ることにより、チャンネルストッパー３７を形成するこ
とができる。
また、水蒸気中で熱処理することによりＳ １０２膜３
８が形成し、ＢＳＧ膜３５からシリコン基板３ｏへの拡
散が止まると同時に水蒸気中ではより低温でＢＰＳ Ｇ
膜３６が流動し、溝３４を完全に埋めることができる。
８が形成し、ＢＳＧ膜３５からシリコン基板３ｏへの拡
散が止まると同時に水蒸気中ではより低温でＢＰＳ Ｇ
膜３６が流動し、溝３４を完全に埋めることができる。
上記のように流動させて溝３４を埋めるので、ＢＰＳ
Ｇ膜３６のステップカバレージは悪くても問題はないし
、ＨＦのような薬品に対してエッチ速度が速い領域が生
じることはない。
Ｇ膜３６のステップカバレージは悪くても問題はないし
、ＨＦのような薬品に対してエッチ速度が速い領域が生
じることはない。
また、高温で熱処理してもＢＰＳＧ膜３６が軟化するた
めに５ｉ０２とＳｔ の膨張係数の差による歪がシリコ
ン基板に生じ、形成したｐ−ｎ接合にリーク電流が多く
なることはない。
めに５ｉ０２とＳｔ の膨張係数の差による歪がシリコ
ン基板に生じ、形成したｐ−ｎ接合にリーク電流が多く
なることはない。
発明の効果
本発明によれば簡単な工程でチャンネルストッパーを形
成することができる。またＨＦのような薬品で処理して
も溝に埋込んだ絶縁膜のエッチ速度の速い領域が生じな
いので埋込んだ絶縁膜に凹部が生じることはないので微
細な素子を形成することができる。
成することができる。またＨＦのような薬品で処理して
も溝に埋込んだ絶縁膜のエッチ速度の速い領域が生じな
いので埋込んだ絶縁膜に凹部が生じることはないので微
細な素子を形成することができる。
第１図は本発明の一実施例の絶縁分離工程断面図、第２
図は従来の絶縁分離工程を示す断面図、第３図は従来の
絶縁分離においてＨＦのような薬品でエツチングした場
合の断面図である。 ３４・・・・・・分離用溝、３５・・・・・・ＢＳＧ膜
、３６・・・・・・軟化絶縁膜（ＢＰＳＧ膜）、３７・
・・・・・ｐ＋形形量ヤンネルストッパー３８・・・・
・・５ｉ０２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＩＩ
図 第１図 第２図 イオン醜Ｌべ
図は従来の絶縁分離工程を示す断面図、第３図は従来の
絶縁分離においてＨＦのような薬品でエツチングした場
合の断面図である。 ３４・・・・・・分離用溝、３５・・・・・・ＢＳＧ膜
、３６・・・・・・軟化絶縁膜（ＢＰＳＧ膜）、３７・
・・・・・ｐ＋形形量ヤンネルストッパー３８・・・・
・・５ｉ０２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＩＩ
図 第１図 第２図 イオン醜Ｌべ
Claims (1)
- 一導電形半導体基板上に第一の薄膜を形成する工程、所
定の領域の前記第１の薄膜を除去し、さらに前記半導体
基板を所定の深さまで除去して溝を形成する工程、前記
溝部周辺に一導電形形成用不純物を導入する工程、前記
基板上に第二の薄膜を形成する工程、酸化性雰囲気中で
熱処理することにより前記溝部周辺に酸化膜層を形成す
ると同時に前記第二の薄膜を流動させる工程、前記第二
の薄膜を所定の厚さだけ除去し、前記溝中を第二の薄膜
で埋める工程とを備えたことを特徴とする半導体集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291087A JPS63228730A (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291087A JPS63228730A (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228730A true JPS63228730A (ja) | 1988-09-22 |
Family
ID=13213882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6291087A Pending JPS63228730A (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993009953A1 (en) * | 1991-11-12 | 1993-05-27 | Canon Kabushiki Kaisha | Polycrystalline silicon-based base plate for liquid jet recording head, its manufacturing method, liquid jet recording head using the base plate, and liquid jet recording apparatus |
| US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
| US5698902A (en) * | 1994-12-19 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having finely configured gate electrodes |
-
1987
- 1987-03-18 JP JP6291087A patent/JPS63228730A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993009953A1 (en) * | 1991-11-12 | 1993-05-27 | Canon Kabushiki Kaisha | Polycrystalline silicon-based base plate for liquid jet recording head, its manufacturing method, liquid jet recording head using the base plate, and liquid jet recording apparatus |
| US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
| US5698902A (en) * | 1994-12-19 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having finely configured gate electrodes |
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