JPS6321929B2 - - Google Patents
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- JPS6321929B2 JPS6321929B2 JP55078970A JP7897080A JPS6321929B2 JP S6321929 B2 JPS6321929 B2 JP S6321929B2 JP 55078970 A JP55078970 A JP 55078970A JP 7897080 A JP7897080 A JP 7897080A JP S6321929 B2 JPS6321929 B2 JP S6321929B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は複数台のマイクロコンピユータから構
成される冗長系システムに関し、例えば複数のル
ープから構成されるバーナ自動制御装置に適用し
て大きな効果が得られる。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a redundant system composed of a plurality of microcomputers, and can be applied to a burner automatic control device composed of a plurality of loops, for example, to obtain great effects.
複数の制御系からなるシステム、例えば第1図
に示すような火力発電所のバーナ自動制御装置1
(以下ABSと略す)では、各バーナ単位で1シス
テムを構成する。通常バーナは、16〜32組設けら
れるので、ABSは16〜32ループのシステムから
構成されることになる。第1図には、4ループの
例を示す。このバーナ1ループは、燃料弁V、バ
ーナG、エアレジスタダンパD、およびそれらの
駆動用電磁弁、状態監視用リミツトスイツチ等か
ら構成される。これらの状態信号はロジツクキヤ
ビネツトに取り込まれ、ロジツク演算される。演
算結果は制御信号として、各電磁弁に出力され
る。この演算制御回路のハードウエアは、各バー
ナループ毎に1台のマイクロコンピユータが分散
配置される。すなわち、ABSは、これらの多数
のマイクロコンピユータから構成される。 A system consisting of a plurality of control systems, for example, a burner automatic control device 1 of a thermal power plant as shown in FIG.
(hereinafter abbreviated as ABS), each burner constitutes one system. Typically, there are 16 to 32 sets of burners, so the ABS will consist of a system with 16 to 32 loops. FIG. 1 shows an example of four loops. This burner 1 loop is composed of a fuel valve V, a burner G, an air register damper D, a solenoid valve for driving these, a limit switch for monitoring the state, and the like. These status signals are taken into the logic cabinet and subjected to logic operations. The calculation results are output to each solenoid valve as a control signal. As for the hardware of this arithmetic control circuit, one microcomputer is distributed for each burner loop. In other words, ABS is composed of a large number of these microcomputers.
ところで、マイクロコンピユータは、1部の故
障が全体に波及することから、本ABSの如き、
制御対象が燃焼装置の場合、特に安全性が要求さ
れるため、高信頼性が必要である。この信頼性向
上策として、冗長系構成があり、この従来技術と
して、第2図に示す2重系構成、第3図に示すN
対1バツクアツプシステム構成がある。 By the way, a failure in one part of a microcomputer will affect the whole, so it is difficult to use a microcomputer like this ABS.
When the object to be controlled is a combustion device, safety is particularly required, so high reliability is required. As a measure to improve this reliability, there is a redundant system configuration, and examples of this conventional technology include a dual system configuration shown in Figure 2, and a redundant system configuration shown in Figure 3.
There is a one-to-one backup system configuration.
第2図について説明する。各ループ単位に、常
用系マイクロコンピユータM、待機系マイクロコ
ンピユータB、切替回路Tおよびプロセスとの入
出力をインターフエイスするPI/Oからなる2
重系システムとし、システム全体を2重系システ
ムの分散システム構成とするものである。 FIG. 2 will be explained. Each loop consists of a regular microcomputer M, a standby microcomputer B, a switching circuit T, and a PI/O that interfaces input/output with processes.
The system is a multiple system, and the entire system has a distributed system configuration of a dual system.
本方式は、各ループ単位が2重系であるため、
高信頼性ではあるが、マイクロコンピユータが2
倍となり、規模が大となること、またコスト高と
なる欠点を有する。 In this method, each loop unit is a double system, so
Although it is highly reliable, the microcomputer is
It has the drawbacks of double the size, larger scale, and higher cost.
第3図は、第2図の構成の欠点を解決すべくN
台のマイクロコンピユータM1〜MNに、マイクロ
コンピユータBをバツクアツプ用として追加し、
M1〜MNのうちいずれかのマイクロコンピユータ
が故障したとき、そのバツクアツプ用として設け
たN対1バツクアツプシステム構成である。 Figure 3 shows N
Add microcomputer B to the microcomputers M 1 to M N for backup,
This is an N - to-1 backup system configuration that is provided for backup when any of the microcomputers M1 to MN fails.
本方式のバツクアツプ方法について常用系マイ
クロコンピユータM1が故障した場合を例にとり
説明する。マイクロコンピユータM1は切替回路
T1、入力出回路PI/O1を介して、プロセスとイ
ンターフエイスしている。同時に、マイクロコン
ピユータM1は、入出力状態信号、演算出力信号、
および、マイクロコンピユータの故障診断情報
を、待機系マイクロコンピユータBに出力する。
待機系マイクロコンピユータは、各制御ループの
常用系マイクロコンピユータM1〜MNのプログラ
ムが異なる為、これら全てのプログラムを自分自
身のメモリ回路B−2に格納しており、各常用系
マイクロコンピユータM1〜MNから転送される入
出力状態信号、演算出力信号をバツフアメモリ回
路B−3に取り込み、これらの情報にもとづき、
メモリ回路B−2に格納されたM1〜MNのプログ
ラムに従つて逐一演算を行つている。B−1は待
機系マイクロコンピユータの制御回路である。 The backup method of this system will be explained by taking as an example a case where the regular microcomputer M1 has failed. Microcomputer M1 is a switching circuit
T 1 interfaces with the process via the input/output circuit PI/O 1 . At the same time, microcomputer M1 receives input/output status signals, calculation output signals,
And, the failure diagnosis information of the microcomputer is output to the standby microcomputer B.
Since the programs of the regular microcomputers M 1 to M N of each control loop are different, the standby microcomputer stores all these programs in its own memory circuit B-2, and each regular microcomputer M The input/output status signals and calculation output signals transferred from 1 to M N are taken into the buffer memory circuit B-3, and based on these information,
Calculations are performed one by one according to the programs M 1 to M N stored in the memory circuit B-2. B-1 is a control circuit for a standby microcomputer.
今、マイクロコンピユータM1が故障すると、
マイクロコンピユータM1は、切替回路T1を待機
系マイクロコンピユータB側に切替えると同時
に、待機系マイクロコンピユータBは、選択回路
Sを切替回路T1側に切替え、制御を継続させる。
本方式は、待機系マイクロコンピユータを1台追
加するのみであるので、規模、コスト的にメリツ
トがあるが、待機系マイクロコンピユータは、マ
イクロコンピユータM1〜MNの全てのプログラ
ム、および演算結果等の情報を入力し、演算しな
ければならないので、第1に常用系マイクロコン
ピユータM1〜MNのN倍の処理能力、処理速度が
必要となること、第2に、常用系とインターフエ
イスする伝送路および選択回路の伝送路が大規模
化する短所を有する。 Now, if microcomputer M1 breaks down,
The microcomputer M 1 switches the switching circuit T 1 to the standby microcomputer B side, and at the same time, the standby microcomputer B switches the selection circuit S to the switching circuit T 1 side to continue control.
This method has advantages in terms of scale and cost because it only requires the addition of one standby microcomputer, but the standby microcomputer stores all programs of microcomputers M1 to MN , calculation results, etc. information must be input and calculated, so firstly, it requires N times the processing power and processing speed of the regular-use microcomputers M 1 to M N , and secondly, it needs to interface with the regular-use system. This has the disadvantage that the transmission path and the transmission path of the selection circuit become large-scale.
本発明の目的は、従来技術の欠点をなくし、N
台からなるマイクロコンピユータと同一ハードウ
エアの1台の予備用マイクロコンピユータでシス
テムを構成し、いずれか1台が故障すると、予備
用マイクロコンピユータがバツクアツプ制御する
冗長系マイクロコンピユータシステムを提供する
ことにある。 The object of the invention is to eliminate the drawbacks of the prior art and to
The purpose of the present invention is to provide a redundant microcomputer system in which the system is configured with two microcomputers and one spare microcomputer with the same hardware, and if one of them fails, the spare microcomputer performs backup control. .
本発明は、制御系Nループに対し、N+1のマ
イクロコンピユータを設け、その内の1台を通常
は予備機とし、いずれかが故障した時は、そのバ
ツクアツプ機として用いるものである。これらN
+1台のマイクロコンピユータは、データフリー
ウエイを介して連結し、各々の入出力回路とデー
タのインターフエイスを行い、プロセスの制御を
行うものである。 In the present invention, N+1 microcomputers are provided for N loops of the control system, one of which is normally used as a standby machine, and when one of them fails, it is used as a backup machine. These N
+1 microcomputer is connected via a data freeway, interfaces data with each input/output circuit, and controls processes.
本発明の実施例について第4図を用いて説明す
る。各制御ループに対応して、常用マイクロコン
ピユータM1〜MNおよびこれら常用マイクロコン
ピユータと同一ハードウエアの予備用マイクロコ
ンピユータSCとを伝送路(データフリーウエイ)
11を介して各々の入出力回路PI/O1〜PI/ON
を結合する。このマイクロコンピユータと入出力
回路PI/O1〜PI/ONの対応は、伝送路制御回路
BCと、入出力回路PI/O1〜PI/ONを伝送路11
にインターフエイスさせるための入出力制御回路
S1〜SNによつて行なわれる。ところで、マイク
ロコンピユータM1〜MNのプログラムは、各対応
する制御ループによつて異なるのが一般であるか
ら、データフアイルメモリ10を設け、本メモリ
内に、各プログラムを格納しておく。さらに本メ
モリには、刻々と変化する各入出力状態信号、各
マイクロコンピユータの演算結果信号等のデータ
を常時、伝送路11、伝送路制御回路BCを介し
て入力しておく、また、伝送路制御回路BCは、
直接、各マイクロコンピユータM1〜MN、および
SCの異常監視を行う。ここで、この異常監視は
伝送路制御回路BCが、そのためのプログラムを
持つものとしても良いが、簡単にするためには、
各マイクロコンピユータが自己の診断プログラム
によつて自己の異常を検出したときこれをBCに
報知するものとするのが良い。今、例えば、マイ
クロコンピユータM1が故障したとすると、伝送
制御回路BCは、データフアイルメモリ10中、
M1プログラムとM1データを予備マイクロコンピ
ユータSCに転送すると同時に予備マイクロコン
ピユータSCと入出力制御回路S1とを伝送路11
を介して連結させる。この結果、予備用マイクロ
コンピユータは、入出力回路PI/O1と連結され、
マイクロコンピユータM1のバツクアツプ制御を
行うことになる。 An embodiment of the present invention will be described using FIG. 4. Corresponding to each control loop, a transmission path (data freeway) is established between the regular microcomputers M 1 to M N and a spare microcomputer SC with the same hardware as these regular microcomputers.
11 to each input/output circuit PI/O 1 to PI/O N
combine. The correspondence between this microcomputer and the input/output circuits PI/O 1 to PI/O N is the transmission line control circuit.
BC and input/output circuits PI/O 1 to PI/O N as transmission line 11
Input/output control circuit for interfacing with
This is done by S 1 to S N. Incidentally, since the programs of the microcomputers M1 to MN generally differ depending on the corresponding control loops, a data file memory 10 is provided and each program is stored in this memory. Furthermore, data such as each input/output status signal that changes every moment and the calculation result signal of each microcomputer are always inputted to this memory via the transmission line 11 and the transmission line control circuit BC. The control circuit BC is
directly, each microcomputer M 1 to M N , and
Monitors SC abnormalities. Here, the transmission line control circuit BC may have a program for this abnormality monitoring, but for simplicity,
It is preferable that when each microcomputer detects its own abnormality using its own diagnostic program, it notifies the BC. For example, if the microcomputer M1 fails, the transmission control circuit BC will
While transferring the M1 program and M1 data to the spare microcomputer SC, the spare microcomputer SC and the input/output control circuit S1 are connected to the transmission line 11.
Connect via. As a result, the spare microcomputer is connected to the input/output circuit PI/O 1 ,
It will perform backup control of microcomputer M1 .
上記、伝送路11を介して、マイクロコンピユ
ータM1〜MN,SCと、各入出力制御回路S1〜SN
とのリンケージは、第5図に示すような信号で制
御される。すなわち、本信号は、命令部と、アド
レス、および各データからなる。 The microcomputers M 1 to M N , SC and each input/output control circuit S 1 to S N are connected via the transmission line 11 mentioned above.
The linkage with is controlled by signals as shown in FIG. That is, this signal consists of a command part, an address, and each data.
次に、上述の各マイクロコンピユータ、伝送制
御回路、および入出力制御回路BCの詳細につい
て、第6図を用いて説明する。本図は常用マイク
ロコンピユータM1〜MNのうち、M1を例に説明
する。 Next, details of each of the above-mentioned microcomputers, transmission control circuit, and input/output control circuit BC will be explained using FIG. 6. This figure will be explained using M1 among the commonly used microcomputers M1 to MN as an example.
マイクロコンピユータM1,SCは、プログラム
記憶用のメモリ回路21、演算回路22、伝送路
31とのデータ交換を行うための回線制御回路2
3、伝送路31との情報交換をロツクするロツク
回路25、および故障検出他これらを統括制御す
る制御回路24から構成される。伝送路制御回路
BCは、各マイクロコンピユータの制御回路24
と伝送路31の監視制御を行う制御回路51、お
よび伝送路31とのリンケージ制御を行う回線制
御回路52から構成される。 The microcomputer M 1 , SC includes a memory circuit 21 for storing programs, an arithmetic circuit 22 , and a line control circuit 2 for exchanging data with a transmission path 31 .
3. It is composed of a lock circuit 25 that locks information exchange with the transmission line 31, and a control circuit 24 that performs fault detection and other overall control. Transmission line control circuit
BC is the control circuit 24 of each microcomputer
A control circuit 51 that monitors and controls the transmission line 31 and a line control circuit 52 that performs linkage control with the transmission line 31.
今、マイクロコンピユータM1が故障すると回
線制御回路23と伝送路31とのリンケージをロ
ツク回路25でロツクすると同時に、制御回路2
4から故障信号を伝送制御回路BCの制御回路5
1に送る。制御回路51は、この故障信号を入力
すると回線制御回路52を介して、データフアイ
ルメモリ40のM1プログラムとM1データを選択
し、伝送路31に第5図に示す命令語で転送す
る。同時に予備マイクロコンピユータSCの制御
回路24にM1のバツクアツプを行う制御信号を
出し、ロツク回路25のロツクを解除させ、伝送
路31に転送されたM1プログラムとM1データ
を、回線制御回路23を介して取込み、M1プロ
グラムをメモリ回路21に格納し、転送された
M1データで初期演算を行う。この演算結果は、
回線制御回路23、ロツク回路25、および伝送
路31を介して、入出力制御回路S1と連結され、
入出力回路とインターフエイスされる。以上の結
果、予備マイクロコンピユータSCは、マイクロ
コンピユータM1のバツクアツプ制御を行うこと
になる。 If the microcomputer M1 breaks down, the linkage between the line control circuit 23 and the transmission line 31 is locked by the lock circuit 25, and at the same time, the control circuit 2
Control circuit 5 of control circuit BC transmits the fault signal from 4
Send to 1. When the control circuit 51 receives this failure signal, it selects the M 1 program and M 1 data in the data file memory 40 via the line control circuit 52 and transfers them to the transmission line 31 in accordance with the command shown in FIG. At the same time, a control signal for backing up M1 is sent to the control circuit 24 of the standby microcomputer SC, the lock circuit 25 is unlocked, and the M1 program and M1 data transferred to the transmission line 31 are transferred to the line control circuit 23. The M1 program is stored in the memory circuit 21 and transferred.
Perform initial calculation with M 1 data. The result of this calculation is
connected to the input/output control circuit S1 via the line control circuit 23, the lock circuit 25, and the transmission line 31;
Interfaced with input/output circuits. As a result of the above, the standby microcomputer SC performs backup control of the microcomputer M1 .
上記した如く、本発明によれば、予備マイクロ
コンピユータは、第3図の待機用マイクロコンピ
ユータのように常用マイクロコンピユータのN倍
の処理能力、N倍の処理速度を必要とせず、常用
マイクロコンピユータと同一処理能力、処理速度
でよい。すなわち、常用マイクロコンピユータと
同一ハードウエアでよいことから、N+1台のマ
イクロコンピユータのうち、任意にN台を制御用
とし、残り1台を予備機として運用できるので、
高信頼性でかつフレキシビリテイに富んだシステ
ム構成とすることができる。 As described above, according to the present invention, the standby microcomputer does not require N times the processing power and processing speed of the regular microcomputer, unlike the standby microcomputer shown in FIG. The same processing power and processing speed is sufficient. In other words, since the same hardware as the regular microcomputer can be used, any N of the N+1 microcomputers can be used for control, and the remaining one can be used as a standby machine.
A highly reliable and highly flexible system configuration can be achieved.
本発明では予備マイクロコンピユータを複数
台、例えば2台設けたシステム構成とすることに
より、マイクロコンピユータの同時2台故障に対
してもシステムダウンを防止できる。 In the present invention, by configuring the system with a plurality of spare microcomputers, for example two, it is possible to prevent the system from going down even if two microcomputers fail at the same time.
さらに第7図に示すように、マイクロコンピユ
ータM1〜MN,SCと、伝送路制御回路BC、およ
び入出力制御回路S1〜SN間を連結する伝送路1
1を直接入出力制御回路PI/O1Nを制御する、制
御用伝送路11Aと、データフアイルメモリ10
への入出力状態、マイクロコンピユータの演算結
果、およびいずれかのマイクロコンピユータが故
障時、データフアイルメモリ10から当該マイク
ロコンピユータのプログラムとデータを転送する
ためのデータ伝送路11Bに分離した構成として
も良い。このようにすれば、データフアイルメモ
リ用データと、制御信号が区分されるため、伝送
路の情報処理容量が低減される。 Furthermore, as shown in FIG. 7, a transmission line 1 connects the microcomputers M1 to MN , SC, the transmission line control circuit BC, and the input/output control circuits S1 to SN .
1, a control transmission line 11A that directly controls the input/output control circuit PI/O 1N , and a data file memory 10.
It may also be configured to have a separate data transmission line 11B for transferring the input/output status of the microcomputer, the calculation results of the microcomputer, and the program and data of the microcomputer from the data file memory 10 when any microcomputer fails. . In this way, the data for the data file memory and the control signal are separated, so that the information processing capacity of the transmission path is reduced.
第1図は、火力発電所のバーナ自動制御装置の
システム概要を示す。第2図は、各制御ループ単
位のマイクロコンピユータを2重化したシステム
を示す。第3図は、複数台のマイクロコンピユー
タと1台の待機用マイクロコンピユータからなる
システムを示す。第4図は、本発明の実施例によ
る複数台のマイクロコンピユータと、1台の予備
用マイクロコンピユータを伝送制御回路と伝送路
で入出力回路を連結したシステムを示す。第5図
は、伝送路制御用命令語の構成を示す。第6図
は、第4図の詳細回路構成を示す。第7図は、伝
送路を制御用伝送路とデータ用伝送路に区分した
本発明の他の実施例を示す。
M1〜MN……常用マイクロコンピユータ、SC
……予備用マイクロコンピユータ、BC……伝送
路制御回路、S1〜SN……入出力制御回路、10
……データフアイルメモリ、11……伝送路。
FIG. 1 shows a system overview of an automatic burner control device for a thermal power plant. FIG. 2 shows a system in which microcomputers for each control loop are duplicated. FIG. 3 shows a system consisting of a plurality of microcomputers and one standby microcomputer. FIG. 4 shows a system in which a plurality of microcomputers and one standby microcomputer are connected to input/output circuits by a transmission control circuit and a transmission path according to an embodiment of the present invention. FIG. 5 shows the structure of the transmission path control command word. FIG. 6 shows the detailed circuit configuration of FIG. 4. FIG. 7 shows another embodiment of the present invention in which the transmission path is divided into a control transmission path and a data transmission path. M 1 ~M N ……Common microcomputer, SC
... Spare microcomputer, BC ... Transmission line control circuit, S 1 to S N ... Input/output control circuit, 10
...Data file memory, 11...Transmission line.
Claims (1)
ンピユータ、少なくとも1台の予備用マイクロコ
ンピユータ及び複数台の入出力制御回路と、 前記伝送路に接続され、前記常用マイクロコン
ピユータ、予備用マイクロコンピユータ及び入出
力制御回路間の情報の授受を制御する伝送路制御
回路と、 該伝送路制御回路に接続され、前記常用マイク
ロコンピユータのそれぞれのプログラム、随時変
化する入出力状態データ及び演算結果データを一
括して格納するデータフアイルメモリを具備し、 前記伝送路制御回路は、前記共通の伝送路から
前記常用マイクロコンピユータがそれぞれ演算を
行なう随時変化する該入出力状態データ及び該常
用マイクロコンピユータがそれぞれ演算した演算
結果データを取り入れ該データフアイルメモリ内
の所定位置のメモリ内容を更新し、前記常用マイ
クロコンピユータのいずれかが故障したとき、当
該故障した常用マイクロコンピユータに対応する
プログラム及びデータを前記データフアイルメモ
リから前記予備用マイクロコンピユータへ前記伝
送路を介して送りこみ、且つ当該故障したマイク
ロコンピユータのバツクアツプを行なうことを指
示する制御信号を出力する手段を備え、 前記予備用マイクロコンピユータに前記故障し
たマイクロコンピユータのバツクアツプを行なわ
せることを特徴とする冗長系制御装置。[Claims] 1. A common transmission path, a plurality of regular microcomputers connected to the transmission path, at least one standby microcomputer, and a plurality of input/output control circuits connected to the transmission path. a transmission line control circuit that controls the exchange of information between the regular microcomputer, the standby microcomputer, and the input/output control circuit; The transmission line control circuit includes a data file memory that collectively stores input/output status data and calculation result data, and the transmission line control circuit controls the input/output data that changes from time to time, which the common microcomputer performs calculations on from the common transmission line. The state data and the operation result data calculated by each of the regular microcomputers are taken in and the memory contents at a predetermined location in the data file memory are updated, and when any of the regular microcomputers breaks down, the data is transferred to the failed regular microcomputer. comprising means for transmitting a corresponding program and data from the data file memory to the standby microcomputer via the transmission line, and outputting a control signal instructing to back up the failed microcomputer; A redundant system control device characterized in that a spare microcomputer is made to back up the failed microcomputer.
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JP7897080A JPS575162A (en) | 1980-06-13 | 1980-06-13 | Redundant system controller |
Publications (2)
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JPS575162A JPS575162A (en) | 1982-01-11 |
JPS6321929B2 true JPS6321929B2 (en) | 1988-05-10 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP7897080A Granted JPS575162A (en) | 1980-06-13 | 1980-06-13 | Redundant system controller |
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Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6015748A (en) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | Mutual link type ring forming system |
FR2591777B1 (en) * | 1985-12-13 | 1991-03-15 | Cimsa Sintra | HIGH OPERATING SECURITY COMPUTER NETWORK AND CONTROL METHOD USING SUCH A NETWORK |
JPH0827735B2 (en) * | 1987-03-26 | 1996-03-21 | 株式会社日立製作所 | Back-up method in distributed system |
US5271013A (en) * | 1990-05-09 | 1993-12-14 | Unisys Corporation | Fault tolerant computer system |
US5649089A (en) * | 1994-11-30 | 1997-07-15 | Motorola, Inc. | Method and apparatus for maintaining a redundant database system |
US6281530B1 (en) * | 1998-11-05 | 2001-08-28 | Texas Instruments Incorporated | LPNP utilizing base ballast resistor |
JP2001155003A (en) * | 1999-11-30 | 2001-06-08 | Ntt Comware Corp | Service recovery system and recording medium therefor |
JP2007274255A (en) * | 2006-03-31 | 2007-10-18 | Nec Corp | Redundancy configuration system and node |
JP6012918B1 (en) * | 2015-11-06 | 2016-10-25 | 三菱電機株式会社 | Control system and control method |
KR102190542B1 (en) * | 2017-05-10 | 2020-12-14 | 미쓰비시덴키 가부시키가이샤 | Alternate elected program stored on control unit and storage medium |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50143989A (en) * | 1974-05-09 | 1975-11-19 | ||
JPS5478945A (en) * | 1977-12-06 | 1979-06-23 | Toshiba Corp | Process control computer system |
-
1980
- 1980-06-13 JP JP7897080A patent/JPS575162A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50143989A (en) * | 1974-05-09 | 1975-11-19 | ||
JPS5478945A (en) * | 1977-12-06 | 1979-06-23 | Toshiba Corp | Process control computer system |
Also Published As
Publication number | Publication date |
---|---|
JPS575162A (en) | 1982-01-11 |
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