JPS63181477A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63181477A JPS63181477A JP1470787A JP1470787A JPS63181477A JP S63181477 A JPS63181477 A JP S63181477A JP 1470787 A JP1470787 A JP 1470787A JP 1470787 A JP1470787 A JP 1470787A JP S63181477 A JPS63181477 A JP S63181477A
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- gate
- photoresist
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- dummy gate
- gate metal
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものである。
従来の技術
近年、化合物半導体装置は化合物半導体が高い移動度を
有するために高速コンピュータなどに使用される高速演
算素子としての利用に期待が寄せられている。
有するために高速コンピュータなどに使用される高速演
算素子としての利用に期待が寄せられている。
以下、図面を参照しながら従来の化合物半導体装置の製
造方法について説明する。
造方法について説明する。
第２図は従来の化合物半導体装置のゲート金属形成工程
を示したものである。第２図ａにおいて、１は半絶縁性
の砒化ガリウム基板である。２はイオン注入によって形
成されたｎ型活性層である。
を示したものである。第２図ａにおいて、１は半絶縁性
の砒化ガリウム基板である。２はイオン注入によって形
成されたｎ型活性層である。
第２図すにおいて、３はマスクとなる二酸化シリコン膜
である。６は選択イオン注入によって形成されたｎ十伝
導層である。第２図Ｃにおいて、４はゲートパターンを
形成するフォトレジストである。第２図ｄにおいて、６
はｎ型活性層２とショットキー接合を形成するゲート金
属である。
である。６は選択イオン注入によって形成されたｎ十伝
導層である。第２図Ｃにおいて、４はゲートパターンを
形成するフォトレジストである。第２図ｄにおいて、６
はｎ型活性層２とショットキー接合を形成するゲート金
属である。
第２図とにおいて、半絶縁性砒化ガリウム基板１にイオ
ン注入によってｎ型活性層２を形成する。
ン注入によってｎ型活性層２を形成する。
第２図すにおいて、二酸化シリコン膜３をダミーゲート
として選択イオン注入を行ない、ｎ＋伝導層６を形成す
る。第２図Ｃにおいて、ｎ型活性層２およびｎ＋伝導層
６の上に二酸化シリコン膜３を形成し、フォトレジスト
４をマスクとして二酸化シリコン膜３にゲートの開口部
を形成する。第２図ｄにおいて、前記開口部およびフォ
トレジスト４の上にゲート金属６を全面蒸着する。第２
図ｅにおいて、フォトレジスト４上の不要なゲート金属
６をリフトオフによって除去し、前記開口部のみにゲー
ト金属６を形成する。
として選択イオン注入を行ない、ｎ＋伝導層６を形成す
る。第２図Ｃにおいて、ｎ型活性層２およびｎ＋伝導層
６の上に二酸化シリコン膜３を形成し、フォトレジスト
４をマスクとして二酸化シリコン膜３にゲートの開口部
を形成する。第２図ｄにおいて、前記開口部およびフォ
トレジスト４の上にゲート金属６を全面蒸着する。第２
図ｅにおいて、フォトレジスト４上の不要なゲート金属
６をリフトオフによって除去し、前記開口部のみにゲー
ト金属６を形成する。
発明が解決しようとする問題点
しかしながら、上記のような構成では第２図すのように
ダミーゲートを用いてｎ＋伝導層を形成するためにマス
クの合わせ余裕が必要となり、第２図ｅのようにゲート
金属６とｎ＋伝導層５との間隔が大きくなる。この間隔
が大きいとソース抵抗が大きくなりトランジスタ性能を
悪くする。また、第２図ｅのように、二酸化シリコン膜
３とゲート金属６との間に急峻な隙間が形成される。こ
の隙間がゲート金属６の段差被覆性を悪くする。
ダミーゲートを用いてｎ＋伝導層を形成するためにマス
クの合わせ余裕が必要となり、第２図ｅのようにゲート
金属６とｎ＋伝導層５との間隔が大きくなる。この間隔
が大きいとソース抵抗が大きくなりトランジスタ性能を
悪くする。また、第２図ｅのように、二酸化シリコン膜
３とゲート金属６との間に急峻な隙間が形成される。こ
の隙間がゲート金属６の段差被覆性を悪くする。
本発明は上記欠点に鑑み、サブミクロンゲートを形成す
ることができる半導体装置の製造方法を提供するもので
ある。
ることができる半導体装置の製造方法を提供するもので
ある。
問題点を解決するための手段
上記問題点を解決するために、本発明の半導体装置の製
造方法は、半導体基板のｎ型活性層上にダミーゲートを
形成する工程と、ダミーゲートをマスクとして選択イオ
ン注入によってｎ＋伝導層を形成する工程と、フォトレ
ジストのみを用いてゲート金属のリフトを行なう工程と
から構成されている。
造方法は、半導体基板のｎ型活性層上にダミーゲートを
形成する工程と、ダミーゲートをマスクとして選択イオ
ン注入によってｎ＋伝導層を形成する工程と、フォトレ
ジストのみを用いてゲート金属のリフトを行なう工程と
から構成されている。
作 用
この構成によって、ゲート金属とｎ＋伝導層との間隔を
小さくすることができ、ソース抵抗が小さくなることか
らトランジスタ性能を高めることができる。また、レジ
ストのみのリフトオフによってゲート金属が形成できる
ことから、ゲート金属の段差被覆性の向上が図れる。
小さくすることができ、ソース抵抗が小さくなることか
らトランジスタ性能を高めることができる。また、レジ
ストのみのリフトオフによってゲート金属が形成できる
ことから、ゲート金属の段差被覆性の向上が図れる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における半導体装置のゲート
金属形成工程を示したものである。
金属形成工程を示したものである。
第１図ａにおいて、半絶縁性砒化ガリウム基板１にイオ
ン注入によってｎ型活性層２を形成する。
ン注入によってｎ型活性層２を形成する。
ｎ型活性層２の上に二酸化シリコン膜３を形成する。第
１図すにおいて、ゲートパターンフォトレジスト４を１
ミクロンゲートのマスクとして用いて二酸化シリコン膜
３を台形状にエツチングする。
１図すにおいて、ゲートパターンフォトレジスト４を１
ミクロンゲートのマスクとして用いて二酸化シリコン膜
３を台形状にエツチングする。
第１図Ｃにおいて、台形の二酸化シリコン膜３をダミー
ゲートとして選択イオン注入を行ない、ｎ＋伝導層５を
形成する。
ゲートとして選択イオン注入を行ない、ｎ＋伝導層５を
形成する。
第１図ｄにおいて、ダミーゲート３およびｎ＋伝導層６
の上にフォトレジスト４を厚く塗布し表面を平坦化する
。
の上にフォトレジスト４を厚く塗布し表面を平坦化する
。
第１図８において、フォトレジスト４を均一にエツチン
グしてダミーゲート３の頭を露出させる。
グしてダミーゲート３の頭を露出させる。
第１図ｆにおいて、ダミーゲート３をフッ酸系の溶液で
エツチング除去して、アンダーカットのレジスト４を形
成する。
エツチング除去して、アンダーカットのレジスト４を形
成する。
第１図ｑにおいて、前記アンダーカット部分およびフォ
トレジスト４の上にゲート金属６を蒸着する。
トレジスト４の上にゲート金属６を蒸着する。
第１図りにおいて、フォトレジスト４の上の不要なゲー
ト金属６をリフトオフによって除去してｎ型活性層２の
上にサブミクロンゲート６を形成する。
ト金属６をリフトオフによって除去してｎ型活性層２の
上にサブミクロンゲート６を形成する。
以上のように本実施例によれば、第１図Ｃのように、サ
ブミクロンのダミーゲートを用いてｎ＋伝導層が形成で
き、また第１図ｅおよび第１図ｑのようにダミーゲート
の転写によってサブミクロンゲートが合わせ余裕なしに
容易に形成できる。
ブミクロンのダミーゲートを用いてｎ＋伝導層が形成で
き、また第１図ｅおよび第１図ｑのようにダミーゲート
の転写によってサブミクロンゲートが合わせ余裕なしに
容易に形成できる。
このことから、ゲート金属とｎ＋伝導層との間隙のサブ
ミクロン化により容量を減らすことができトランジスタ
性能を高めることができる。さらに、基板表面にはゲー
ト金属しか存在しないためゲート金属の段差被覆性が向
上する。
ミクロン化により容量を減らすことができトランジスタ
性能を高めることができる。さらに、基板表面にはゲー
ト金属しか存在しないためゲート金属の段差被覆性が向
上する。
なお、本実施例ではゲートマスクとしてフォトレジスト
を用いたがゲートマスクはフォトレジストに限らず耐腐
食の強いものであれば何でもよい。
を用いたがゲートマスクはフォトレジストに限らず耐腐
食の強いものであれば何でもよい。
例えば、アルミニウムが考えられる。また、絶縁膜とし
て二酸化シリコン膜を用いたが絶縁膜なら何でもよい。
て二酸化シリコン膜を用いたが絶縁膜なら何でもよい。
例えば窒化シリコン膜が考えられる。
発明の効果
以上のように本発明は、ダミーゲートを用いたセル７ア
ラインプロセスによって、サブミクロンゲートを形成す
ることができ、その実用的効果は大なるものがある。
ラインプロセスによって、サブミクロンゲートを形成す
ることができ、その実用的効果は大なるものがある。
第１図は本発明の一実施例における半導体装置のゲート
金属形成工程図、第２図は従来の半導体装置のゲート金
属形成工程図である。 １・・・・・・半絶縁性砒化ガリウム基板、２・・・・
・・ｎ型活性属、３・・・・・・二酸化シリコン膜、４
・・・・・・フォトレジスト、６・・・・・・ｎ＋伝導
層、６・・・・・・ゲート金属。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
金属形成工程図、第２図は従来の半導体装置のゲート金
属形成工程図である。 １・・・・・・半絶縁性砒化ガリウム基板、２・・・・
・・ｎ型活性属、３・・・・・・二酸化シリコン膜、４
・・・・・・フォトレジスト、６・・・・・・ｎ＋伝導
層、６・・・・・・ゲート金属。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 半導体基板に形成した活性層の上に絶縁膜を形成する
工程と、前記絶縁膜をエッチングしてこの絶縁膜の断面
を台形状とする工程と、前記台形状の絶縁膜をマスクと
して高濃度にイオン注入をする工程と、前記基板上に前
記台形状の絶縁膜の頂部のみ露出するようにフォトレジ
ストを塗布する工程と、前記台形状の絶縁膜のみをエッ
チングしてアンダーカットのフォトレジスト膜を形成す
る工程と、前記アンダーカット部分の露出した半導体基
板上に上記フォトレジスト膜をマスクとして導電膜を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1470787A JPS63181477A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1470787A JPS63181477A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181477A true JPS63181477A (ja) | 1988-07-26 |
Family
ID=11868637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1470787A Pending JPS63181477A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264382A (en) * | 1990-03-20 | 1993-11-23 | Fujitsu Limited | Method of producing semiconductor device using dummy gate structure |
-
1987
- 1987-01-23 JP JP1470787A patent/JPS63181477A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264382A (en) * | 1990-03-20 | 1993-11-23 | Fujitsu Limited | Method of producing semiconductor device using dummy gate structure |
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