JPS63152082A - アドレス位相比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ アドレス位相比較回路であって、メモリの読出アドレス
がｎ込アドレスに接近してきたことを検知して出力する
。

［産業上の利用分野１ 本発明はアドレス位相比較回路に関し、更に詳しくはメ
モリの読出アドレスが書込アドレスに接近してきたこと
を検知するアドレス位相比較回路に関する。

シーケンシャルメモリはＲＡＭ等によって実現され、デ
ータのａ込みと、データの読出しを並列的に行っている
。この場合において、シーケンシキシルメモリの書込ア
ドレスと続出アドレスはそれぞれ別個のアドレスカウン
タから与えられる。第４図に示すように書込アドレスの
方が読出アドレスよりも先を走っておれば、読出される
データは常に更新データとなる。これに対し、読出アド
レスが書込アドレスよりも先を走るようになると、前の
データが読出されるという不都合が生じる。

このような不都合を未然に防止づ゛るために、続出アド
レスが書込アドレスにどれ位近づいてきたかを示す指標
をつくり、オペレータに知らせるようにしている。

［従来の技術］ 第５図はこのように目的のために用いられるアドレス位
相比較回路の従来構成を示す図である。

図において、「［１〜ＦＦ５．ＦＦ１１〜ＦＦｌ５は従
続接続されたＤタイプフリップフロップで、ＦＦＩのＤ
入力には書込アドレスカウンタ（図示牡ず）の出力を初
ｗ４値にリセットするリセット信号ＸＷＲが、ＦＦ１１
のＤ入力には読出アドレスカウンタ（図示せず）の出力
を・初期値にリセットするリセット信ＱＸＲＲが、それ
ぞれ入力されている。そして、これらフリップフロップ
列のうち、ＦＦ１〜ＦＦ５側のシフトクロックとしては
書込クロックＷＣＫが、ＦＦ１１〜ＦＦ１５側のシフト
クロックとしては読出クロックＲＣＫがそれぞれ用いら
れている。

ＧＡはＸ　Ｗ　Ｒ及び各段のフリップフロップＦＦ１〜
［「５の出力を受けるアンドグー１〜、ＧＢはＸ　ＲＩ
？！及び各段の７リツプフロツブ［Ｆ１１〜Ｆ「１５の
出力を受けるアンドゲート、ＧＣはこれらアンドゲート
Ｇ△、ＧＢの出力を受りるノアゲートである。このよう
に構成された回路の動作を第６図に示すタイムチ１！−
トを参照しながらπ２明づれば、以下の通りである。

ここでは、ＷＣＫとＲＣＫは（イ）に示すように同一ク
ロックを用いるものとする。今、（ロ）に示すようにａ
込側すセット信号Ｘ　Ｗ　Ｒが°′Ｏ″に立下がったも
のとすると、クロックＷＣＫでその゛°Ｏ″レベルがＦ
Ｆ１にラッチされる。以下、この“Ｏ”レベルはクロッ
クＷＣＫで順次後段のフリップフロップに伝達される。

この結果、アンドゲートＧＡの出力Ａは、（ハ）に示づ
“ようにＸＷＲのＩＩ　１１１レベルが最終段フリップ
フロップＦＦ５の出力に現われるまで“Ｏ″レベル維持
する。この間を♂応待の接近禁止区間とづる。

一方、（ニ）に示すように読出測りゼット信号ＸＲＲが
゛Ｏ″に立下がると、り［］ツクＲＣＫで″０゛レベル
がＦＦ１１にラッチされる。以下、この゛○″レベルは
クロックＲＣＫで順次後段のフリップフ［コツプに伝達
される。この結果、アンドゲートＧＢの出力Ｂは、（ホ
）に示すようにＸＲＲの゛１″レベルがＦＦ１５の出力
に現われるまで゛Ｏゝルベルを維持する。この間を続出
時の接近禁止区間とする。

ノアゲートＧＣは、Δ、Ｂ両禁止区間信号を受けてくへ
）に示すようなレベル信号Ｃを出力する。

この信号Ｃが書込アドレスと読出アドレスの接近の度合
いを示す接近化５）となる。この接近信号でＬＥＤを点
灯させるなどして、オペレータに読出アドレスの書込ア
ドレスへの１＆近を知らせている。

［発明が解決しようとする問題点コ 従来のアドレス位相比較回路では、禁止区間の長さに応
じてフリップフロップを設ける必要がある。例えば１０
クロツクの幅の接近禁止期間を設置）ようとするど書込
側、読出側のそれぞれに１０個のフリップフロップを用
意する必要がある。又、アドレスカウンタとは別個に位
相比較回路を設けているのでグー［−規模が大きくなっ
てしまう。更に接近信号の幅もいつリセット信号ＸＲＲ
が入力されるかで変わってしまう。

本発明はこのような点に鑑みてなされ）ζものであって
、ゲート規模の小さなアドレス位相比較回路を提供する
ことを目的としている。

Ｌ問題点を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１は書込クロックをカウントして書込アドレスを出力す
る第１のアドレスカウンタ、２は該第１のアドレスカウ
ンタ１出力が所定の埴になったことを検出づる第１のカ
ウント１直検出回路である。３は読出クロックをカウン
トしで読出アドレスを出力する第２のアドレスカウンタ
、４（ユ該第２のアドレスノＪ・クンタ３出力が所定の
１直になったことを検出する第２のカウント・値検出回
路である。５は第１及び第２のカウント値検出回路２゜
４出力をそれぞれ書込側リセット信号及び胱出測リセッ
ト信号でラッチするラッチ回路である。

［作用］ 第１及び第２のカウント値検出回路２．４は各アドレス
カウンタ１，３の出力が予め定められた値になったこと
を検出し、検出結果に基づくデコード信号ｉ　ＡＣＯＭ
Ｐ、、ＯＡＧＯＭＰを一１’Ｌぞｈ出力する。このデコ
ード信号ｉ　ＡＣＯＭＰ、ＯＡＣＯＭＰはそれぞれ回込
、読出のアドレスの接近禁止区間となる。ラッチ回路５
はこれらｉ　ＡＣＯＭＰ及びＯＡＧＯＭＰを言逃側すセ
ット信号、続出側すセット信号でラッチし、ラップ信号
の論理和を出力する。つまり、ｉ　ＡＣＯＭＰ及びＯＡ
ＣＯＭＰとリセット信号とを比較する。このラッチ回路
５の比較出力が続出アドレスσ書込アドレスに対する接
近信号となる。本発明によれば、アドレスカウンタ出力
をそのまま用いているので従来回路よりもゲート規模を
小さくすることができる。

［実施例１ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示ず構成ブロック図である
。第１図と同一のものは同一の符号をｆｊして示す。第
１のアドレスカウンタ１及び第２のアドレスカウンタ２
は何れも１０ピッ１−のカウンタで、第１のアドレスカ
ウンタ１は伏込クロックＷＣＫをカウントし、第２のア
ドレスカウンタ２は読出クロックＲＣＫをカウントする
。Ｗ　ＣＬ　Ｒ。

ｒ４　Ｃｔ−Ｒはそれぞれのアドレスカウンタのリセッ
ト信号である。各アドレスカウンタ１，２の正転出力Ｑ
＋−Ｑｓが古込、読出アドレスとなり、反転出力ＸＱｒ
−ＸＱｓはそれぞれカラン１〜１直検出回路２，４に入
る。

第１及び第２のカウント値検出回路２．４はそれぞれ図
に示すようなオアゲート、ナントゲートから構成されて
いる。ラッチ回路５は、それぞれ図に示すようなりタイ
プフリップフロップ（以下ＦＦど略す）５１〜５６とオ
アゲート５７から構成され、オアゲー１〜５７の出ノｊ
が比較出力となっている。このように構成、された回路
の動作を第３図に示すタイムチャートを参照しながら説
明寸れば、以下の通りである。

アドレスカウンタ１．３のクロックＷＣＫ、ＲＣＫは第
３図（イ）に示すように共通であるものとする。今、（
ロ）に示１３込系のリセット信号ＸＷＲが入力されると
、ＦＦ５１から（ニ）に示すように１クロツク遅れてノ
ｊウンタリセット信号Ｗ　ＣＬ　Ｒが出力される。この
ＷＣＬＲで第１のアドレスカウンタ１がＯにリレットさ
れ、該アドレスカウンタ１は（ホ）に示すように速やか
にり［］ツクＷＣＫをカウントし始める。このアドレス
カウンタ１のＱ１〜Ｑ９出力はＢ込アドレスとなり、Ｘ
０１〜ＸＱｓ出力は第１のカウント値検出回路２に入っ
て、該カウント値検出回路２から（へ）に示すようなデ
コード信号ｉ　ＡＣＯＭＰが出力される。このデコード
信号’　ｉ　’Ａ”　’ＣＯＭ　Ｐが書込時の接近禁止
１間となる。

一方、（ハ）に示ｔ　ｍ山系のりセラｌ〜４．？　ＯＸ
　ＲＲが入力されると、ＦＦ５２から（チ）に示すよう
に１クロツクバれてカウンタリセツ１〜ｊ’−＞７３　
ＲＣ［Ｒが出力される。このＲＣＬＲで第２のアドレス
カウンタ３が０にリセットされ、該アドレスカウンタ３
は（す）に示ずように速やかにクロックＲＣＫをカウン
トし始める。このアドレスカウンタ３のＱｌ〜Ｑ９出力
は読出アドレスとなり、ＸＱ１〜ＸＱｓ出力は第２のカ
ウント値検出回路４に入って、該カウント値検出回路４
から（ヌ）に示すようなデコード信号ＯＡＣＯＭＰが出
力される。このデコード信号ＯＡＣＯＭＰが読出時の接
近禁止区間となる。

書込時の接近禁止信号ｉΔＣＯＭ　Ｐ　、読出時の接近
禁止信号ＯＡＣＯＭＰはそれぞれラッチ回路５内のＦＦ
５６．５５のＤ端子に入力される。Ｆ「５５・のＤ入力
に入ったＯΔＣＯＭ　））信号は（［・）に示ず「Ｆ５
３の出力ＣＸ　Ｗ　Ｒによってラッチされ、その反転出
力し１は（Ａ）に示すような“○°。

レベルとなる。一方、「Ｆ２ＯのＤ入力に入ったｒ　Ａ
ＣＯＭＰ信ｑ＋、ｔ　（ル）　にａｌ’ＦＦ５４の出／
］ＣＸ　ＲＲによってラッチされ、その反転出力し２は
（ワ）に示すように′１″に立上る。つまり、ＦＦ５５
，５６はＯＡＣＯＭＰ、ｉへ〇〇ＭＰを各リセット信号
ＣＸＷＲ，ＣＸＲＲと比較する。

オアゲート５７はこれらＬ＋　、Ｌ２信号を受けて（力
）に示づような比較信号を出力する。この比較出力から
続出アドレスが書込アドレスに近づいたことを示す接近
信号が１！７られる。この接近信号でＬＥＤ′８を点灯
すること等によりオペレータにアドレス接近を知らせる
ことができる。

上述の説明では書込クロックＷＣＫと読出クロックＲＣ
Ｋを共通化した場合を例にとったが、別のクロックとし
てもよいことは勿論である。本発明によれば、第１及び
第２のカウント値検出回路２．４の入力アドレス信号を
変更づ°ることによりＪ込／読出アドレスの接３Ｊｉ禁
止区問を任意に変更づることができる。即ら、第２図の
実施例では禁止区間を５クロック分に設定したが、自由
に長さを変えることができる。アドレスカウント１．３
も１０ビツトに限るものではなく、任意のビット数のも
のであってもよい。

［発明の効果１ 以上詳細に説明したように、本発明によれば、ａ１込ア
ドレスカウンタ及び続出アドレスカウンタ出力をデコー
ドすることにより書込、読出アドレスの接近禁止区間を
設定し、この禁止区間と各リセット信号とを比絞り−る
構成をとることにより、従来回路よりらゲート規模を小
さくしたアドレス位相比較回路を提供することができる
。本発明によれば、第２図に示す実施例回路の場合第５
図に示す従来回路と比較してゲート規模を約４０％縮小
づることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は本発明の実施例のタイムチャート、第４図（よ
シーケンシャルメモリの書込／′読出の説明図、 第５図はアドレス位相比較回路の従来構成を示す図、 第６図は従来のアドレス位相比較回路のタイムチャート
・である。 第１図において、 １．３はアドレスカウンタ、 ２．４はカウント圃検出回路、 ５はラッチ回路である。 本発明の一叉茄＋ｑを示Ｔ膚成１０ツク図第２図 書込アドレス　　　　　　　　　読出アドレスシーケン
シャルメモリの書込／続出の践明図繭４図 アドレスａ相ｒｔ較回路の従来風戟乞示す図第５図

Claims (1)

1. 【特許請求の範囲】 　書込クロックをカウントして書込アドレスを出力する
   第１のアドレスカウンタ（１）と、 該第１のアドレスカウンタ（１）出力が所定の値になっ
   たことを検出する第１のカウント値検出回路（２）と、 読出クロックをカウントして読出アドレスを出力する第
   ２のアドレスカウンタ（３）と、 該第２のアドレスカウンタ（３）出力が所定の値になっ
   たことを検出する第２のカウント値検出回路（４）と、 第１及び第２のカウント値検出回路（２）、（４）出力
   をそれぞれ書込側リセット信号及び読出側リセット信号
   でラッチするラッチ回路（５）とにより構成され、該ラ
   ッチ回路（５）の出力をその出力とするアドレス位相比
   較回路。