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JPS63119251A - Ｃ−ｍｏｓ型電界効果トランジスタ - Google Patents

Ｃ−ｍｏｓ型電界効果トランジスタ

Info

Publication number
JPS63119251A
JPS63119251A JP62257710A JP25771087A JPS63119251A JP S63119251 A JPS63119251 A JP S63119251A JP 62257710 A JP62257710 A JP 62257710A JP 25771087 A JP25771087 A JP 25771087A JP S63119251 A JPS63119251 A JP S63119251A
Authority
JP
Japan
Prior art keywords
channel transistor
diode
type channel
gate electrode
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62257710A
Other languages
English (en)
Other versions
JPH0347745B2 (ja
Inventor
Kohei Matsuda
松田　公平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP62257710A priority Critical patent/JPS63119251A/ja
Publication of JPS63119251A publication Critical patent/JPS63119251A/ja
Publication of JPH0347745B2 publication Critical patent/JPH0347745B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は相補型ＭＯＳ電界効果トランジスタ（以下、Ｃ
−ＭＯＳ　　ＰＥＴという）の入力保護回路に関する。
従来、絶縁ゲート電界効果トランジスタには、静電気や
高圧ノイズからゲート絶縁膜を保護するため、抵抗とダ
イオードから成る保護回路が設けられている。
第１図は代表的な入力保護回路を示す図であシ、Ｐチャ
ンネルトランジスタ１とＮチャンネルトランジスタ２か
ら成るＣ−ＭＯＳ　　ＦＥＴによるインバーター回路で
、それぞれのトランジスタ１．２のゲート電極は共通に
接続されて保護回路３を介して入力端子７に接続されて
いる。保護回路３は抵抗４、ダイオード５及び６によ多
形成されている。第１図の保護回路３に於て入力端子７
に高電圧が印加された時、ダイオード５及び６によシゲ
ート酸化膜上のゲート電極は低電圧にクランプされる。
すなわち、電源電圧ＶＤＤよシ大きな正の電圧が印加さ
れた時はダイオード５が動作し、接地電位Ｖ８８よシ低
い負の電圧が印加された時はダイオード６が動作する。
抵抗４はダイオード５及び６に流れる電流を制限しダイ
オード５，６の破壊を保護する働きをする。
このような保護回路３に於て、保護耐量を増加大きくし
てダイオードの破壊電流を上げれば良い。
しかしながらこれらの二つの対策はいずれも次の理由に
よシネ利益をもたらす。すなわち、ダイオード５及び６
には寄生の接合容量Ｃ１１及びＣｉ２が存在し、これら
の容量Ｃｉ１．　Ｃｉｚを充放電するために時間の遅れ
が生ずる。ゲート電極を充放電する時定数は次式で与え
られる。
ｔ　＝Ｒ（Ｃｉｘ　＋　Ｃｉ２＋　Ｃｏｔ　＋ＣＯ２）
ここでＲは保護抵抗４の値、Ｃｏ１及び０．２はそれぞ
れＰチャンネルトランジスタ１及びＮチャンネルトラン
ジスタ２のゲート絶縁膜の容量である。
容量Ｃ，１及びＣｏ２の大きさはチャンネル幅に比例す
る量であるが、通常のＣ−ＭＯＳ集積回路の入力ＮＯＴ
回路では接合容量Ｃｉ１及びＣｉ２に比べて無視できる
くらい小さい値である。容量Ｃｉ１及びＣｊｚはほぼ同
じ大きさで普通１〜３ＰＦに設計される。従って、従来
対策に従って、抵抗几あるいは接合容量Ｃｉ１．　Ｃｉ
ｚを大きくするとインバータ回路の動作を遅らせること
になる。
以上、説明したように従来の入力保護回路３は保護耐量
を上げようとすると伝達遅延時間が長くなシ、スピード
を速くしようとすると保護耐量が小さくなるという欠点
があった。
本発明の目的は従来の保護回路の欠点を除去し、高速で
動作し得る保護回路を備えたＣ−ＭＯＳ　ＦＥＴを提供
する事にある。
本発明によれば、Ｐチャンネルトランジスタのゲート電
極から基板に電流を流す第１のダイオードと、このＰチ
ャンネルトランジスタのゲート電極と入力端子間に接続
された第１の保護抵抗と、Ｎチャンネルトランジスタの
基板からこのトランジスタのゲート電極に電流を流す第
２のダイオードと、このＮチャンネルトランジスタのゲ
ート電極と入力端子間に接続された第２の保護抵抗とか
ら成る入力保護回路を備えたＣ−ＭＯＳ　　ＦＥＴを得
る。
以下、図面を参照して、本発明をよ）詳細に説明する。
第２図は本発明の一実施例を示す等価回路図である。図
中、第１図と同じ引用数字は同じ成分を示す。第２図の
入力保護回路に於てはＰチャンネルトランジスタＩＫ接
続されるダイオード５及び抵抗４１はＮチャンネルトラ
ンジスタに接続されるダイオード６及び抵抗４２とそれ
ぞれ分離している。従って充放電の時定数は Ｐチャンネル　　ｔｌ　＝Ｒ１（Ｃｔｔ　＋ＣＯＸ　）
Ｎチャンネル　　ｔ２＝Ｒ２（Ｃｉ２　＋Ｃｏ２）とな
る。ここでｆＬ１＝Ｒ２、Ｃ１ｔ＝Ｃｉｚとすればｔｌ
＝４２となシ回路動作上問題はない。Ｃｉｔ　、　Ｃｉ
ｚ。
Ｒ，！、Ｒ，２を従来の保護回路のＣｉとＲに等しく設
計すれば保護耐量は同じで動作速度は２倍速くなる。
又、動作速度を同じにすれば保護耐量を２倍に強くする
ことができる。第２図の回路は従来の回路に比べて保護
抵抗１ヶ多くなるだけであシ、例えば最小寸法のポリシ
リコン層でこの保護抵抗を形成すれば面積の増加はごく
わずかであシコスト高にはならない。
以上説明したように、本発明は高速を要求されるＣ−Ｍ
ＯＳ型電界効果トランジスタあるいは集積回路に好適な
入力保護回路を提供する。
【図面の簡単な説明】
第１図は従来の入力保護回路を示す等価回路図、第２図
は本発明の一実施例を示す等価回路図である。

Claims (1)

    【特許請求の範囲】
  1. Ｐチャンネルトランジスタのゲート電極から該Ｐチャン
    ネルトランジスタの基板に電流を流す第１のダイオード
    と、前記Ｐチャンネルトランジスタのゲート電極と入力
    端子間に接続された第１の保護抵抗と、Ｎチャンネルト
    ランジスタの基板から該Ｎチャンネルトランジスタのゲ
    ート電極に電流を流す第２のダイオードと、前記Ｎチャ
    ンネルトランジスタのゲート電極と前記入力端子間に接
    続された第２の保護抵抗とを含むことを特徴とするＣ−
    ＭＯＳ型電界効果トランジスタ。
JP62257710A 1987-10-12 1987-10-12 Ｃ−ｍｏｓ型電界効果トランジスタ Granted JPS63119251A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62257710A JPS63119251A (ja) 1987-10-12 1987-10-12 Ｃ−ｍｏｓ型電界効果トランジスタ

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JP62257710A JPS63119251A (ja) 1987-10-12 1987-10-12 Ｃ−ｍｏｓ型電界効果トランジスタ

Publications (2)

Publication Number Publication Date
JPS63119251A true JPS63119251A (ja) 1988-05-23
JPH0347745B2 JPH0347745B2 (ja) 1991-07-22

Family

ID=17310034

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62257710A Granted JPS63119251A (ja) 1987-10-12 1987-10-12 Ｃ−ｍｏｓ型電界効果トランジスタ

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JP (1) JPS63119251A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1087441A2 (en) * 1999-09-22 2001-03-28 Kabushiki Kaisha Toshiba Stacked mosfet protection circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4830189A (ja) * 1971-08-19 1973-04-20
JPS5763861A (en) * 1980-10-06 1982-04-17 Nec Corp Semiconductor device

Patent Citations (2)

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EP1087441A2 (en) * 1999-09-22 2001-03-28 Kabushiki Kaisha Toshiba Stacked mosfet protection circuit

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JPH0347745B2 (ja) 1991-07-22

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