JPS63116537A

JPS63116537A - 同期保護回路

Info

Publication number: JPS63116537A
Application number: JP61262375A
Authority: JP
Inventors: Yoshihiro Nakano; 嘉博中野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-11-04
Filing date: 1986-11-04
Publication date: 1988-05-20
Also published as: JPH0472424B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル伝送装置において、受信側が送
信側と同期をとる必要がある場合の同期成功、同期失敗
の検出手段に関するものである。

〔従来の技術〕

第３図は従来の同期保護回路を示す講成図である。図に
おいて、１は８ビツトの同期７ξタ一ン信号である。２
は同期パターン信号１を８ビツトのシリアルインプット
Φパラレルアウトプットのシフトレジスタ３に読み込ま
せるクロック信号である。４，５はシフトレジスタ３の
出力信号の最上位ピッ）ＱＨ及び最下位ピッ）ＱＡを反
転させるインバータである。６はシフトレジスタ３及び
各インバータ４，５の出力信号の論理和の反転を取るＮ
ＯＲ回路である。７は同期パターン信号１の繰返し同期
と同一の周期を持ち、クロック信号２の周期と同一以下
の正パルス幅を持ち、同期パターンの最下位ビットの読
込みクロックと同一のタイミングを有する同期ゲート信
号であり、ＡＮＤ回路８とインバータ９にそれぞれ入力
されている。

８はＮＯＲ回路６の出力信号と同期ゲート信号７の論理
積を取るＡＮＤ回路であり、その出力はＭ段のカウンタ
から成る後方保護回路１１に入力され、また、上記出力
の信号とインバータ９の出力信号の論理和の反転を取る
ＮＯＲ回路１０に入力されている。１２は後方保護回路
１１の出力信号であって、同期成功信号である。１３は
ＮＯＲ回路１０の出力を入力とするＮ段のカウンタから
成る前方保護回路であって、その出力信号は同期失敗信
号１４である。

第４図は、第３図の同期保護回路における機能。

作用を説明するためのタイミングチャートである。

次に、上記従来の同期保護回路の動作について説明する
。第３図及び第４図に示すように、同期パターン信号１
はクロック信号２によってシフトレジスタ３に読み込ま
れる。この時、同期パターン信号１が第４図に示すよう
に１００００００１の同期パターンであれば、各インバ
ータ４，５及びＮＯＲ回路６によって、ＮＯＲ回路６の
出力信号は同期パターンの８ビツト目の読込みで「Ｈ」
になる。同時に、同期ゲート信号７はタイミングを合わ
せてｒＨＪになるように設定されているから、ＡＮＤ回
路８の出力は同様のタイミングでｒｌＥ（ｊを出力する
。才た、ＡＮＤ回路８の出方はダイレクトに後方保護回
路１１に入力されているから、例えばこの後方保護回路
１１を６段のカウンタであるとすると、ＡＮＤ回路８の
出力が６回「Ｈ」を出力すると、後方保護回路１１は同
期成功信号１２を出力する。また、同期パターン信号１
が１００００００１とは異なっていた場合には、ＮＯＲ
回路６の出力は同期ゲート信号７のｒ　ＨＪ期間にｒＨ
Ｊを出力せず、ＡＮＤ回路８の出力はｒＬＪのままとな
る。一方、インバータ９の出力は同期ゲート信号７の反
転信号であるから、通常はｒＨＪであって、同期パター
ンの最下位ビット（８ビツト目）の読込みクロックから
次のクロックまでの期間のみ「Ｌ」になる。従って、Ｎ
ＯＲ回路１゜の出力は、この場合にｒＨＪを出力し、例
えば前方保護回路１３のカウンタの段数が３段であれば
、ＮＯＲ回路１０の出力が３回出力されると同期失敗信
号１４が出力される。

なお、第３図では省略されているが、同期成功信号１２
によって前方保護回路１３をクリアし、また、同期失敗
信号１４によって後方保護回路１１をクリアして、同期
成功状態からは同期失敗を検出し、同期失敗状態からは
同期成功を検出するようにしている。

〔発明が解決しようとする問題点〕

一般にディジタル伝送装置ではトレーニングモードとデ
ータモードを持ち、送・受信装置間で同期が確立されて
いない時はトレーニングモード（当然に同期パターン信
号１を内蔵）を発信し、同期が確立されたことを発信側
から受けた時に、データモードに切り換えてデータ送信
を行っている。

そこで、上記従来の同期保護回路は上記のように構成さ
れているので、同期はずれの状態から同期確立まで正し
い同期パターンが６回繰り返えされ、その間に３回以上
の不正の同期パターンが入ってはならない。すなわち、
同期が確立しにくいことになる。また、同期が確立して
も、伝送系の符号誤りが同期パターンをこ影響するなど
、正常の同期にもかかわらず３回の不正の同期パターン
が入力されると同期がはずれてしまい、このために、同
期がはずれやすいという問題点があった。

しかして、同期はずれの状態中に誤って同期が確立した
と判定されることも問題であり、上記従来例での後方保
護６段、前方保護３段という設定は、符号誤り率、同期
パターン繰返し周期、最短同期はずれ時間間隔等の特定
条件中における同期はずれ確立及び誤同期確立を特定値
に設定した場合の最適段数とする。

この発明は、かかる問題点を解決するためになされたも
ので、同期確立がしやすく、しかも同期はずれの起こり
にくい同期保護回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る同期保護回路は、同期パターンの検出を
固定化せずに、この同期パターンの検出を、後方保護で
は初段は荒くして順次に精度を上げていき、また、前方
保護では初段は厳正であるが順次に精度を荒くするよう
にしたものである。

〔作用〕

この発明の同期保護回路においては、同期パターンの検
出精度に変化を持たせたことにより、伝送系の符号誤り
による同期パターンの不正を除去して同期保護を行うこ
とができる。

〔実施例〕

第１図はこの発明の一実施例である同期保護回路を示す
構成図である。図において、１は８ビツトの同期パター
ン信号である。２は同期パターン信号１を８ビツトのシ
リアルインプット・パラレルアウトプットのシフトレジ
スタ３に読み込ませるクロック信号である。４，５はシ
フトレジスタ３の出力信号の最上位ビットＱＨ及び最下
位ビットＱＡを反転させるインバータである。１５はシ
フトレジスタ３及び各インバータ４，５の出方信号を入
力とし、各出力コントロール端子Ａ、Ｂ。

Ｃを有するスイッチ回路である。６はスイッチ回路１５
の出力を入力とするＮＯＲ回路である。７は同期パター
ン信号工の繰返し周期と同一の周期を持ち、クロック信
号２の周期と同一以下の正パルス幅を持ち、同期パター
ンの最下位ビットの読込みクロックと同一のタイミング
を有する同期ゲート信号であり、ＡＮＤ回路８とインバ
ータ９にそれぞれ入力されている。８はＮＯＲ回路６の
出力信号と同期ゲート信号７を入力とするＡＮＤ回路で
あり、その出力はＭ段のカウンタから成る後方保護回路
１１に入力され、また、上記出力の信号とインバータ９
の出力信号の論理和の反転を取るＮＯＲ回路１０に入力
されている。１２は後方保護回路１１の出力信号であっ
て、同期成功信号である。１３はＮＯＲ回路１０の出力
を入力とするＮ段のカウンタから成る前方保護回路であ
って、その出力信号は同期失敗信号１４である。１６゜
１７．１８は後方保護回路１１のカウンタの中間出力で
あって、スイッチ回路１５の各出力コントロール端子Ａ
、Ｂ、Ｃにそれぞれ入力されている。

１９．２０は前方保護回路１３のカウンタの中間出力で
あって、それぞれ後方保護回路１１の各中間出力１６．
１７とワイヤードＯＲで結合され、さらにスイッチ回路
１５の各出力コントロール端子Ａ、Ｈに入力されている
。また、同期成功信号１２も後方保護回路１１のカウン
タの中間出力１８とワイヤードＯＲで結合され、さらに
スイッチ回路１５の出力コントロール端子Ｃに入力され
ている。

第２図は、従来方式とこの発明方式による同期パターン
の検出パターンの変化状態を説明するための図である。

次に、上記この発明の一実施例である同期保護回路の動
作について説明する。同期パターン信号１はクロック信
号２によってシフトレジスタ３に読み込まれる。ここで
、スイッチ回路１５は、その各出力コントロール端子Ａ
、Ｂ、Ｃに信号がない場合は、最下位ビット（第１ビツ
ト）及び最上位ビット（第８ビツト）は入力信号をその
まま出力に通し、それ以外のビット（第２ビツトから第
７ビツトまで）は入力信号にかかわらず出力を常にｒＬ
ｊ＋こする。そして、スイッチ回路１５は、出力コント
ロール端子Ａに信号がある場合は、各第１．第２ビツト
及び各第７．第８ビツトは入力信号をそのまま出力に通
すが、第３ビツトから第６ビツトまでは入力信号にかか
わらず出力を常にｒＬＪにする。

また、スイッチ回路１５は、出力コントロール端子Ｂに
信号がある場合は、各第４．第５ビツトのみ入力信号に
かかわらず出力を常にｒＬＪにずる。さらに、スイッチ
回路１５は、出力コントロール端子Ｃに信号がある場合
は、上記従来例と同様に全入力信号をそのまま出力に通
すように設定する。

上記スイッチ回路１５を、例えば上述のように設定する
ことにより、各出力コントロール端子Ａ。

Ｂ、Ｃに信号がない場合は、同期パターンの検出パター
ンは１××××××１（×は１又は０のいずれでも良い
ことを示す）となり、出力コントロール端子Ａに信号が
ある場合は、検出パターンは１０ＸＸＸＸＯＩ　、出力
コントロール端子Ｂに信号がある場合は、検出パターン
は１００ＸＸＯＯＩ　、出力コントロール端子Ｃに信号
がちる場合は、上記従来例と同様の検出パターン１００
００００１となり、４種類の検出パターンを得ることに
なる。例えば、各出力コントロール端子Ａ、Ｂ、Ｃに信
号がない場合は、同期パターン信号１は最上位ビットと
最下位ビットが１であれば、その中間ビットはいずれの
値であっても、ＮＯＲ回路６の出力信号は同期パターン
の８ビツト目の読み込みで「Ｈ」になリ、ＡＮＤ回路８
の出方は同様のタイミングでｒＨＪを出力し、これは後
方保護回路１１のカウンタを１段動かす。

上記後方保護回路１１のカウンタの中間出力を、例えば
中間出力１６は２段カウンタ出カ、中間出力１７は３段
カウンタ出力、中間出方１８は４段カウンタ出力とし、
前方保護回路１３のカウンタの中間出力１９は１段カウ
ンタ出カ、中間出カ２゜は２段カウンタ出力とすると、
第２図に示す間のように、同期パターンの検出パターン
は後方保護では初段に荒く、順次に正確な同期パターン
を検出するようになり、前方保護では一度不正な同期パ
ターンを検出すると、少し検出パターンを荒くし、さら
に検出パターンからはずれている時は、もう−度検出パ
ターンを荒くするように働く。これに対して、上記従来
方式による同期パターンの検出パターン例は、第２図に
示す囚のようになる。

なお、上記実施例では、同期パターンの検出精度を変化
させることについて述べたが、同期パターンの検出タイ
ミングについて寛厳を付けたり、検出レベルについて緩
急を付けても良い。

〔発明の効果〕

この発明は以上説明したとおり、同期保護回路において
、同期パターンの検出を固定化せずに、この同期パター
ンの検出を、後方保護では初段は荒くして順次に精度を
上げていき、また、前方保護では初段は厳正であるが順
次に精度を荒くするようにしたので、伝送系における符
号誤りなどにより同期確立の遅れを生じさせたり、同期
はずれを生じさせる確率を大幅に低減できるなどの優れ
た効果を奏するものである。

【図面の簡単な説明】

第１図はこの発明の一実施例である同期保護回路を示す
構成図、第２図は、従来方式とこの発明方式による同期
パターンの検出パターンの変化状態を説明するための図
、第３図は従来の同期保護回路を示す構成図、第４図は
、第３図の同期保護回路における機能１作用を説明する
ためのタイミングチャートである。図において、１・・・同期パターン信号、２・・・クロ
ック信号、３・・・シフトレジスタ、４，５．９・・・
インバータ、６，１０・・・ＮＯＲ回路、７・・・同期
ゲート信号、８・・・ＡＮＤ回路、１１・・・後方保護
回路、１２・・・同期成功信号、１３・・・前方保護回
路、１４・・・同期失敗信号、１５・・・スイッチ回路
、１６，１７゜１８．１９，２０・・・中間出力である
。なお、各図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

同期パターンを有するディジタル伝送装置の同期保護回
路で、同期一致検出及び同期不一致検出を複数回行う方
式の回路において、後方保護又は前方保護では、同期パ
ターンの検出を固定化せずに、この同期パターンの検出
精度に順次変化を持たせる手段を備えたことを特徴とす
る同期保護回路。