JPS63108709A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS63108709A JPS63108709A JP61254141A JP25414186A JPS63108709A JP S63108709 A JPS63108709 A JP S63108709A JP 61254141 A JP61254141 A JP 61254141A JP 25414186 A JP25414186 A JP 25414186A JP S63108709 A JPS63108709 A JP S63108709A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000013078 crystal Substances 0.000 claims abstract description 73
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 150000001875 compounds Chemical class 0.000 claims abstract description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 32
- 239000012212 insulator Substances 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 5
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 2
- 238000002109 crystal growth method Methods 0.000 abstract 1
- 239000011810 insulating material Substances 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 11
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910001297 Zn alloy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- NVGOPFQZYCNLDU-UHFFFAOYSA-N norflurazon Chemical compound O=C1C(Cl)=C(NC)C=NN1C1=CC=CC(C(F)(F)F)=C1 NVGOPFQZYCNLDU-UHFFFAOYSA-N 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011505 plaster Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000700 radioactive tracer Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02546—Arsenides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/00—Metal treatment
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/026—Deposition thru hole in mask
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- Y10S148/097—Lattice strain and defects
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法、更に詳しくは
、Ｓｉ からなる半導体装置およびＧａＡ ｓなど■−
ｖ族化合物半導体からなる半導体装置を同−Ｓｉ 基板
上に形成した半導体装置およびその製造方法に関するも
のである。
、Ｓｉ からなる半導体装置およびＧａＡ ｓなど■−
ｖ族化合物半導体からなる半導体装置を同−Ｓｉ 基板
上に形成した半導体装置およびその製造方法に関するも
のである。
通常半導体装置はそれを形成する領域が非常に薄い層状
であシ、その領域形成を可能とする基板が必要となる。
であシ、その領域形成を可能とする基板が必要となる。
この基板として使う半導体として８ｉとＧａＡｓ と
を比較した場合、Ｓｉ のほうに次の点で優位性があ
る。す表わちρａＡｓではＳｉ Ｋ比べてその脆さお
よび比重の大きさから大口径のものは得にくい。また、
開発の歴史の長さからＳｉ では大口径で結晶欠陥の
少いものが入手できる技術がすでに確立しているのに対
し、ＧａＡｓではまだ困難を伴っている。このようにみ
てくると、Ｓｉ 基板上にＧａＡｓ半導体装置を実現で
きれば、大集積化およびＳｉ に使われている加工装
置類の併用などで非常にメリットが大きい。しかしなが
ら、ｓｉ 基板上に良好なＧａＡｓ結晶成長が得られた
としても、Ｓｉ基板面上一様なＧａＡｓ結晶層構成であ
るとすると半導体装置形成に不都合が生じる。なぜなら
、平面内に素子部形成と同時に素子間での電気的絶縁分
離をしなければ集積化装置の実現が困難となるからであ
る。
を比較した場合、Ｓｉ のほうに次の点で優位性があ
る。す表わちρａＡｓではＳｉ Ｋ比べてその脆さお
よび比重の大きさから大口径のものは得にくい。また、
開発の歴史の長さからＳｉ では大口径で結晶欠陥の
少いものが入手できる技術がすでに確立しているのに対
し、ＧａＡｓではまだ困難を伴っている。このようにみ
てくると、Ｓｉ 基板上にＧａＡｓ半導体装置を実現で
きれば、大集積化およびＳｉ に使われている加工装
置類の併用などで非常にメリットが大きい。しかしなが
ら、ｓｉ 基板上に良好なＧａＡｓ結晶成長が得られた
としても、Ｓｉ基板面上一様なＧａＡｓ結晶層構成であ
るとすると半導体装置形成に不都合が生じる。なぜなら
、平面内に素子部形成と同時に素子間での電気的絶縁分
離をしなければ集積化装置の実現が困難となるからであ
る。
この素子分離のために使用されている従来技術としては
第３図に示すような、プロトン注入によるＧａＡｓ層の
高抵抗化または第４図に示すような台形メサエッチによ
る空間的素子分離等の分離方法がある。
第３図に示すような、プロトン注入によるＧａＡｓ層の
高抵抗化または第４図に示すような台形メサエッチによ
る空間的素子分離等の分離方法がある。
しかしながら、これらの従来の素子分離技術には次に挙
るような問題が含まれておシ今後Ｓｉ素子とＧａＡｓ素
子を結合した新規なハイブリッド型集積回路（ＩＣ）装
置への展開を考えてゆく際大きな問題点となる。
るような問題が含まれておシ今後Ｓｉ素子とＧａＡｓ素
子を結合した新規なハイブリッド型集積回路（ＩＣ）装
置への展開を考えてゆく際大きな問題点となる。
第３図は従来の半導体装置の一例の断面図であシ、図中
、２１Ｆｉ８３基板、２２はＧａＡｓ素子部（厚さｔ＞
２μｍ）、２３はプロトン注入による高抵抗ＧａＡｓ層
（厚さｔ（１μｍ）、２４はＧａＡｓ単結晶層である。
、２１Ｆｉ８３基板、２２はＧａＡｓ素子部（厚さｔ＞
２μｍ）、２３はプロトン注入による高抵抗ＧａＡｓ層
（厚さｔ（１μｍ）、２４はＧａＡｓ単結晶層である。
第３図のプロトン注入による高抵抗化技術では、表面側
からプロトン注入を行っており、プロトンの到達する深
さには限界がある。これに対してＧａＡｓ素子では、Ｇ
ａＡｓおよび格子整合のとれたＡｌｘＧａ（１；、５）
Ａｓ（０（ｘ〈１）層を複数層積層するなど素子の種類
によってはある程度（数μｍ ）の層厚を有する。この
ような場合にはプロトン注入による高抵抗ＧａＡｓ層２
３Ｆｉ第５図に示すよう［ＧａＡｓ単結晶層２４０表面
側のみとなシ、基板側に伝導部分が残ってしまう。
からプロトン注入を行っており、プロトンの到達する深
さには限界がある。これに対してＧａＡｓ素子では、Ｇ
ａＡｓおよび格子整合のとれたＡｌｘＧａ（１；、５）
Ａｓ（０（ｘ〈１）層を複数層積層するなど素子の種類
によってはある程度（数μｍ ）の層厚を有する。この
ような場合にはプロトン注入による高抵抗ＧａＡｓ層２
３Ｆｉ第５図に示すよう［ＧａＡｓ単結晶層２４０表面
側のみとなシ、基板側に伝導部分が残ってしまう。
このようＫＧａＡｓ素子においては、プロトン注入法で
は十分な素子分離ができなくなる恐れがある。
は十分な素子分離ができなくなる恐れがある。
さらに本質的な問題は、プロトン注入による高抵抗化層
は、４５０℃程の温度での熱処理によシ低抵抗化してし
まう。また、プロトン注入を一番最後の工程に行う必要
があシ、素子製造工程上の自由度がなくなる。
は、４５０℃程の温度での熱処理によシ低抵抗化してし
まう。また、プロトン注入を一番最後の工程に行う必要
があシ、素子製造工程上の自由度がなくなる。
第４図に従来の半導体素子の別の例を示す。
第４図に示す素子を作成するために用いるメサエッチ法
は、素子部を台形状に残してエッチしてゆく方法であシ
、図中、２５Ｆｉメサエヴチによシ除去されるＧａＡｓ
層を示し、どのよう彦層厚の素子でも完全分離される。
は、素子部を台形状に残してエッチしてゆく方法であシ
、図中、２５Ｆｉメサエヴチによシ除去されるＧａＡｓ
層を示し、どのよう彦層厚の素子でも完全分離される。
しかしながら、台形状のだれ部分が存在するため分離部
分にある程度の面積を取られてしまう。
分にある程度の面積を取られてしまう。
またこの他に自ら基板表面に凹凸部分が発生し、その後
の多層構造化、特に金属による相互電気配線における段
切れおよび絶縁不良発生の原因となシ、ＩＣ化において
は大きな問題の発生源となる。
の多層構造化、特に金属による相互電気配線における段
切れおよび絶縁不良発生の原因となシ、ＩＣ化において
は大きな問題の発生源となる。
Ｓ１０！ などをマスクにして行う有機金属気相成長に
よる選択エビタキャル成長については、Ｓｉｎ、上でほ
とんど化合物半導体が成長しないため、メサエッチ法と
同様の問題が発生する。
よる選択エビタキャル成長については、Ｓｉｎ、上でほ
とんど化合物半導体が成長しないため、メサエッチ法と
同様の問題が発生する。
また分離の問題とは別にＳｉ 上にＧａＡ ｓを成長さ
せた場合、ｓｉ とＧａＡ ｓの熱膨張係数が異なる
ため均一なＧａＡｓ単結晶を一面に形成すると熱処理な
どでＧａＡｓにクラックが入ることが多い。
せた場合、ｓｉ とＧａＡ ｓの熱膨張係数が異なる
ため均一なＧａＡｓ単結晶を一面に形成すると熱処理な
どでＧａＡｓにクラックが入ることが多い。
本発明の目的は前記した従来技術における■素子分離１
桿の問題点および■熱膨張係数の差によるり２．ツクの
発生の問題点を解決して、Ｓｉ基板上にＳｉ 素子お
、よび／またはＧａＡｓ素子を形成した機能的な半導体
装置およびその製造方法を提供することにある。
桿の問題点および■熱膨張係数の差によるり２．ツクの
発生の問題点を解決して、Ｓｉ基板上にＳｉ 素子お
、よび／またはＧａＡｓ素子を形成した機能的な半導体
装置およびその製造方法を提供することにある。
Ｃ問題点を解決するための手段〕
すなわち本発明の半導体装置は、表面の所望の部分に絶
縁体層を形成してなるシリコン単結晶基板と、該絶縁体
層上に少なくとも１層以上形成した高抵抗の化合物半導
体層と、該シリコン単結晶上に少なくとも１層以上形成
した化合物半導体単結晶層とからなることを特徴とする
。
縁体層を形成してなるシリコン単結晶基板と、該絶縁体
層上に少なくとも１層以上形成した高抵抗の化合物半導
体層と、該シリコン単結晶上に少なくとも１層以上形成
した化合物半導体単結晶層とからなることを特徴とする
。
また本発明の半導体装置の製造方法は、シリコン単結晶
基板上の所望の部分に絶縁体層を形成する第１の工程と
、前記絶縁体層およびシリコン単結晶基板表面に所望の
化合物半導体層を分子線エビタギシャル成長法によりバ
ッファ層を形成しないで直接形成する第２の工程とを含
むことを特徴とする。
基板上の所望の部分に絶縁体層を形成する第１の工程と
、前記絶縁体層およびシリコン単結晶基板表面に所望の
化合物半導体層を分子線エビタギシャル成長法によりバ
ッファ層を形成しないで直接形成する第２の工程とを含
むことを特徴とする。
本発明者らは、Ｓｉ 単結晶基板上にＧａＡｓなどの化
合物半導体を分子線エピタキシャル成長法により、バッ
ファ層の成長なしに直接成長させたときに、Ｓｉ 単結
晶基板上にはＧａＡｓなとの単結晶が成長し、Ｓｆ 上
にあるＳ １ （％ などの絶縁体層上には、高抵抗の
ＧａＡｓなどの多結晶またはアモルファス層が成長する
ことを見出した。そこでまず素子分離にはこの高抵抗化
合物半導体を利用し、ＧａＡｓなどの化合物半導体素子
にはその単結晶領域を利用すること考えた。
合物半導体を分子線エピタキシャル成長法により、バッ
ファ層の成長なしに直接成長させたときに、Ｓｉ 単結
晶基板上にはＧａＡｓなとの単結晶が成長し、Ｓｆ 上
にあるＳ １ （％ などの絶縁体層上には、高抵抗の
ＧａＡｓなどの多結晶またはアモルファス層が成長する
ことを見出した。そこでまず素子分離にはこの高抵抗化
合物半導体を利用し、ＧａＡｓなどの化合物半導体素子
にはその単結晶領域を利用すること考えた。
またこの単結晶と多結晶または、アモルファス層の領域
では応力状態がことなり、単結晶層にクラックが入シに
くいことも判明した。
では応力状態がことなり、単結晶層にクラックが入シに
くいことも判明した。
これらの現象から、Ｓｉ単結晶基板の表面の所望の部分
に絶縁体層を形成してから化合物半導体層を分子線エピ
タキシャル成長させることによシ、従来の問題点が解決
することが判明した。
に絶縁体層を形成してから化合物半導体層を分子線エピ
タキシャル成長させることによシ、従来の問題点が解決
することが判明した。
本発明の半導体装置の構成を第１図および第２図に基づ
いて以下に述べる。面方位（１００）のｐ形あるいはｎ
形Ｓｉ 基板１１上に熱酸化法あるいは熱窒化法にてＳ
ｉｎ、 あるいはＳｉＮｘからなる絶縁体層１２を形
成するかあるいはその他の堆積法にて絶縁体層１２を形
成し、これを部分的にエツチング法によシ除去しＳｉ
結晶表面を露出させる。この部分的に絶縁体層１２で覆
われたＳｉ 基板１１上に分子線エピタキシャル成長（
ＭＢＥ）法によってＧａＡｓおよび／またはＡｔＧａＡ
ｓなどの化合物半導体を結晶成長させる。こうして、Ｓ
ｉ 単結晶表面上にＧａＡｓなどの化合物半導体単結晶
層１５を、絶縁層１２上にＦｉＧａＡｓなどの高抵抗化
合物半導体層１４を形成する。まだ、この結晶成長時に
形成する化合物半導体単結晶層１３ ＦｉＧａＡｓなど
の１種類の化合物半導体層のみでな（、ＧａＡｓと１へ
テロエピタキシャル成長可能なＡｌｘＧａ（、−ｘ）Ａ
ｓ（０（ｘ（：１） 結晶など組成の異なる化合物半
導体層とを合わせて複数層含む層構造としてもよい。ま
た、化合物半導体単結晶層１３の下地のＳｉ 基板１１
はｐ形あるいはｎ膨拡散層を含む層構造を有していても
よい。ただし、化合物半導体単結晶層を形成する部分に
ついてはＳｉ基板１１の表面を露出しておく必要がある
。
いて以下に述べる。面方位（１００）のｐ形あるいはｎ
形Ｓｉ 基板１１上に熱酸化法あるいは熱窒化法にてＳ
ｉｎ、 あるいはＳｉＮｘからなる絶縁体層１２を形
成するかあるいはその他の堆積法にて絶縁体層１２を形
成し、これを部分的にエツチング法によシ除去しＳｉ
結晶表面を露出させる。この部分的に絶縁体層１２で覆
われたＳｉ 基板１１上に分子線エピタキシャル成長（
ＭＢＥ）法によってＧａＡｓおよび／またはＡｔＧａＡ
ｓなどの化合物半導体を結晶成長させる。こうして、Ｓ
ｉ 単結晶表面上にＧａＡｓなどの化合物半導体単結晶
層１５を、絶縁層１２上にＦｉＧａＡｓなどの高抵抗化
合物半導体層１４を形成する。まだ、この結晶成長時に
形成する化合物半導体単結晶層１３ ＦｉＧａＡｓなど
の１種類の化合物半導体層のみでな（、ＧａＡｓと１へ
テロエピタキシャル成長可能なＡｌｘＧａ（、−ｘ）Ａ
ｓ（０（ｘ（：１） 結晶など組成の異なる化合物半
導体層とを合わせて複数層含む層構造としてもよい。ま
た、化合物半導体単結晶層１３の下地のＳｉ 基板１１
はｐ形あるいはｎ膨拡散層を含む層構造を有していても
よい。ただし、化合物半導体単結晶層を形成する部分に
ついてはＳｉ基板１１の表面を露出しておく必要がある
。
前記絶縁体層１２を適切なパターンに配置したｓｉ 基
板１１を使用することにより前記高抵抗化合物半導体層
１４によシミ気的に分離された化合物半導体単結晶層１
３を形成できることになる。これらの結晶に適切な構造
及び電極を設けることによ）半導体装置が形成できる。
板１１を使用することにより前記高抵抗化合物半導体層
１４によシミ気的に分離された化合物半導体単結晶層１
３を形成できることになる。これらの結晶に適切な構造
及び電極を設けることによ）半導体装置が形成できる。
絶縁体層としてＩｄＳｉＯ鵞、８３．Ｎ４およびＡノ、
０゜等が利用でき、化合物半導体としてｉ；１ＧａＡｓ
および／またはＡｔＧａＡｓが特に好ましい。またシリ
コン基板上に予め所望の半導体素子を形成したものを使
用することも可能である。
０゜等が利用でき、化合物半導体としてｉ；１ＧａＡｓ
および／またはＡｔＧａＡｓが特に好ましい。またシリ
コン基板上に予め所望の半導体素子を形成したものを使
用することも可能である。
また前記本発明の半導体装置の製造方法において、第２
の分子線エピタキシャル成長工程において、前記シリコ
ン単結晶基板をｆ Ｏ−”Ｔａｒｔ以下の真空度で１０
００℃以上で熱処理し、その後５５０℃以上の温度で前
記シリコン単結晶基板上にＧａＡｓおよび／またはＡｔ
Ｃ）ａＡｓ化合物半導体を成長させる。
の分子線エピタキシャル成長工程において、前記シリコ
ン単結晶基板をｆ Ｏ−”Ｔａｒｔ以下の真空度で１０
００℃以上で熱処理し、その後５５０℃以上の温度で前
記シリコン単結晶基板上にＧａＡｓおよび／またはＡｔ
Ｃ）ａＡｓ化合物半導体を成長させる。
なお、前述においては■−ｖ族化合物半導体の中で特に
ＧａＡｓについてのみ÷３゛１れたが、これはＡｔｘＧ
ａ（、−ｘ）Ａｓ（０（ｘ＜；：１ ）および、ＧａＡ
ｓ 。
ＧａＡｓについてのみ÷３゛１れたが、これはＡｔｘＧ
ａ（、−ｘ）Ａｓ（０（ｘ＜；：１ ）および、ＧａＡ
ｓ 。
ＡｔｘＧａ（、−ｘ）Ａｓを含む多層構造で構成されて
いてもよい。また、この他の例えばＩｎＰ。
いてもよい。また、この他の例えばＩｎＰ。
ＩｎＧａＡｓＰ、ＧａＰ、ＧａＳｂ等の他のｍ−ｖ族化
合物半導体についても前記半導体と類似の構成として使
用できる。
合物半導体についても前記半導体と類似の構成として使
用できる。
また、例えばＱａＡｓ−８ｉヘテロ接合の電気特性を積
極的に利用してもよく、当然次のような構造の素子も可
能である。例えば、太陽電池において、ＧａＡｓ層がＳ
ｉ に感度のある波長で窓効果があることを利用した
多波長タイプにして効率向上を計ることもできる。
極的に利用してもよく、当然次のような構造の素子も可
能である。例えば、太陽電池において、ＧａＡｓ層がＳ
ｉ に感度のある波長で窓効果があることを利用した
多波長タイプにして効率向上を計ることもできる。
以下の実施例において本発明を更に詳細に説明する。な
お、本発明は下記実施例に限定されるものではない。
お、本発明は下記実施例に限定されるものではない。
本発明の半導体装置の第１実施例を第５図に示す。本発
明の半導体装置は図中で示した断面構造を有しておシ、
まずこの構造の作成手順について述べる。ｐ形、２イン
チφ、ρ〜５Ω・３面方位（１００）のＳｉ 基板３１
に通常の熱酸化１穆を施し厚みｓ ｏ ｏ ｏＡの酸化
膜であるＳｉｎ！絶縁体層３２を形成する。次に７オト
レジストエ穆を通しこのＳｉｎ、絶縁体層３２に矩形の
穴をあけＳｉ 基板３１の表面を部分的に露出させる。
明の半導体装置は図中で示した断面構造を有しておシ、
まずこの構造の作成手順について述べる。ｐ形、２イン
チφ、ρ〜５Ω・３面方位（１００）のＳｉ 基板３１
に通常の熱酸化１穆を施し厚みｓ ｏ ｏ ｏＡの酸化
膜であるＳｉｎ！絶縁体層３２を形成する。次に７オト
レジストエ穆を通しこのＳｉｎ、絶縁体層３２に矩形の
穴をあけＳｉ 基板３１の表面を部分的に露出させる。
このようにしてＳｉ 基板５１を準備した後に、この
８７ 基板３１上にＳｉ ドープｎ形ＧａＡｓ層をＭ
ＢＥ法にて結晶成長させる。つまり絶縁体層３２を形成
したＳｉ 基板３１を純水洗浄した後、ＨｓＳ０４ニル
Ｏ，＝４ ： １の混合溶液に５分程度浸し、次に純水
を用いてリンス洗浄した後、５重量ｌＨＦ液にて、上記
混合溶液に浸した時形成された矩形部分の薄い酸化膜を
除去し純水を用いてリンス洗浄を行う。このサイクルを
５回はど繰シ返す。これによりＳｉ 基板３１の表面が
清浄化される。最後にＨｚＳＯ，：ＨｚＯｘ＝４： １
の混合溶液に１５分程度浸し保護用の薄い酸化膜を形成
した後純水を用いてリンス洗浄した後Ｓｉ 基板３１を
乾燥する。このようにして洗浄を行って準備したＳｉ
基板３１をモリブデン製の基板保持台に取シ付けＭＢＥ
装置内にセットする。ＭＢＥ装置内では準備室中の超高
真空下（１０−” Ｔｏｒｒ以下）でＳｉ 基板３１を
１０００℃、３０分間加熱処理する。この直後にＳｉ
基板３１を成長室中に移して基板温度６００℃、ＶＡ族
フラックス比３、成長速度１μｍ／ｈｒ の条件にてＳ
ｉ ドープｎ１ＧａＡｓ層を約２μｍ程度の厚さに結
晶成長させる。この成長工程中に８ｉ 基板３１０表面
上にＩｄｎ形ＧａＡｓ単結晶層３３（厚さｔ〜２ ｐｍ
）が形成され、８１０！絶縁体層３２の表面上には高
抵抗ＧａＡｓ多結晶層３４（厚さｔ〜２μｍ）が形成さ
れ、第５図の断面構造を形成することができる。
８７ 基板３１上にＳｉ ドープｎ形ＧａＡｓ層をＭ
ＢＥ法にて結晶成長させる。つまり絶縁体層３２を形成
したＳｉ 基板３１を純水洗浄した後、ＨｓＳ０４ニル
Ｏ，＝４ ： １の混合溶液に５分程度浸し、次に純水
を用いてリンス洗浄した後、５重量ｌＨＦ液にて、上記
混合溶液に浸した時形成された矩形部分の薄い酸化膜を
除去し純水を用いてリンス洗浄を行う。このサイクルを
５回はど繰シ返す。これによりＳｉ 基板３１の表面が
清浄化される。最後にＨｚＳＯ，：ＨｚＯｘ＝４： １
の混合溶液に１５分程度浸し保護用の薄い酸化膜を形成
した後純水を用いてリンス洗浄した後Ｓｉ 基板３１を
乾燥する。このようにして洗浄を行って準備したＳｉ
基板３１をモリブデン製の基板保持台に取シ付けＭＢＥ
装置内にセットする。ＭＢＥ装置内では準備室中の超高
真空下（１０−” Ｔｏｒｒ以下）でＳｉ 基板３１を
１０００℃、３０分間加熱処理する。この直後にＳｉ
基板３１を成長室中に移して基板温度６００℃、ＶＡ族
フラックス比３、成長速度１μｍ／ｈｒ の条件にてＳ
ｉ ドープｎ１ＧａＡｓ層を約２μｍ程度の厚さに結
晶成長させる。この成長工程中に８ｉ 基板３１０表面
上にＩｄｎ形ＧａＡｓ単結晶層３３（厚さｔ〜２ ｐｍ
）が形成され、８１０！絶縁体層３２の表面上には高
抵抗ＧａＡｓ多結晶層３４（厚さｔ〜２μｍ）が形成さ
れ、第５図の断面構造を形成することができる。
この構造における各層の伝導特性を調べるために針状プ
ローブを図中ａ、ｂ、ｃ、ｄ の４個所に立てて、それ
ぞれａ−ｂ間、ｃ−ｄ間、ａ −８ｉ（Ｓｉ基板３１）
間、ｃ−８ｉ 間の電流−電圧Ｂ−ｖ）特性測定をカー
ブトレーサにょ）行った。第６図ないし第９図にその結
果を示す。
ローブを図中ａ、ｂ、ｃ、ｄ の４個所に立てて、それ
ぞれａ−ｂ間、ｃ−ｄ間、ａ −８ｉ（Ｓｉ基板３１）
間、ｃ−８ｉ 間の電流−電圧Ｂ−ｖ）特性測定をカー
ブトレーサにょ）行った。第６図ないし第９図にその結
果を示す。
この結果から単結晶８ｉ 基板３１の上には良好なｎ形
ＧａＡ ｓ単結晶層３３が形成され、プローブ金属との
ショットキー特性（整流特性）すなわちａ−ｂ間のＩ−
Ｖ特性が観測される。これに対して、ＳｔＯ，絶縁層３
２上の高抵抗ＧａＡｓ多結晶層３４では３０Ｖ以上の電
圧印加時においても電流がほとんど流れず、ｃ−ｄ間の
Ｉ−■特性が示すように高抵抗層になっておシ良好な素
子分離層として利用できることが分る。この他にＧａＡ
ｓ−８ｉヘテロ接合の電気特性を測定すると、ｎ形Ｇａ
Ａｓ単結晶層３５とＳｉ 基板３１間では、第８図に示
すようにｐ −ｎ接合特有の整流特性が認められる。こ
れに対して、第９図に示すようにＳｉｎ、絶縁層３２上
の高抵抗ＧａＡｓ多結晶層３４とＳｉ 基板３１間では
印加電圧２０Ｖ近くまでほとんど電流が流れないことが
分る。このようにＧａＡｓ−８ｉ 界面の特性もＳｉ単
結晶層上と５１０ｇ 層上とでは著しい差を有している
。
ＧａＡ ｓ単結晶層３３が形成され、プローブ金属との
ショットキー特性（整流特性）すなわちａ−ｂ間のＩ−
Ｖ特性が観測される。これに対して、ＳｔＯ，絶縁層３
２上の高抵抗ＧａＡｓ多結晶層３４では３０Ｖ以上の電
圧印加時においても電流がほとんど流れず、ｃ−ｄ間の
Ｉ−■特性が示すように高抵抗層になっておシ良好な素
子分離層として利用できることが分る。この他にＧａＡ
ｓ−８ｉヘテロ接合の電気特性を測定すると、ｎ形Ｇａ
Ａｓ単結晶層３５とＳｉ 基板３１間では、第８図に示
すようにｐ −ｎ接合特有の整流特性が認められる。こ
れに対して、第９図に示すようにＳｉｎ、絶縁層３２上
の高抵抗ＧａＡｓ多結晶層３４とＳｉ 基板３１間では
印加電圧２０Ｖ近くまでほとんど電流が流れないことが
分る。このようにＧａＡｓ−８ｉ 界面の特性もＳｉ単
結晶層上と５１０ｇ 層上とでは著しい差を有している
。
次に第２実施例を第１０図に示す。本構造の作成手順お
よび作成方法は次の点を除けば全く第１実施例と同様で
ある。その異なる点はＭＥＥ法にてＧａＡ ｓ層を成長
させる際に、まず最初にアンドープＧａＡｓ層４５を２
μｍ成長させ、次に８ｉ ドープｎ形ＧａＡｓ層（Ｓ
ｉＯ数ｎ 〜１ ｏ”ｃｆｎ−” ）４４を［１５μＩ
ｎ 成長させるところにある。本実施例はこの他にオ
ーミヴク電極（Ａｕ−Ｇｅ−Ｎｉ合金）４６を真空蒸着
法にて堆積し加熱処理（５８０℃、１分間）して形成す
る工程とゲート用Ａｌ シ！ｌットキー電極４７を真空
蒸着して形成する工程が含まれる。本実施例はＳｉｎ、
絶縁体層４２、上に形成される高抵抗Ｇ ａ Ａ ｓ多
結晶層４５（厚さｔ−ＺＳμｍ）を素子分離領域とした
電界効果形トランジスタの１例である。寄性電流等を防
ぐためにここではＳｉ 基板として、は面方位（１００
）でρ〜１００Ω・濡の高抵抗ｐ形Ｓｉ 基板４１を用
いている。
よび作成方法は次の点を除けば全く第１実施例と同様で
ある。その異なる点はＭＥＥ法にてＧａＡ ｓ層を成長
させる際に、まず最初にアンドープＧａＡｓ層４５を２
μｍ成長させ、次に８ｉ ドープｎ形ＧａＡｓ層（Ｓ
ｉＯ数ｎ 〜１ ｏ”ｃｆｎ−” ）４４を［１５μＩ
ｎ 成長させるところにある。本実施例はこの他にオ
ーミヴク電極（Ａｕ−Ｇｅ−Ｎｉ合金）４６を真空蒸着
法にて堆積し加熱処理（５８０℃、１分間）して形成す
る工程とゲート用Ａｌ シ！ｌットキー電極４７を真空
蒸着して形成する工程が含まれる。本実施例はＳｉｎ、
絶縁体層４２、上に形成される高抵抗Ｇ ａ Ａ ｓ多
結晶層４５（厚さｔ−ＺＳμｍ）を素子分離領域とした
電界効果形トランジスタの１例である。寄性電流等を防
ぐためにここではＳｉ 基板として、は面方位（１００
）でρ〜１００Ω・濡の高抵抗ｐ形Ｓｉ 基板４１を用
いている。
本発明の第５実施例を第１１図に示す。本実施例では第
２実施例と同様に単結晶ＧａＡｓ領域ＫＧａＡｓ素子（
発光素子）を形成すると同時にＳｉ 結晶にはＳｉ 素
子（電界効果トランジスタ（ＭＯＳＦＥＴ））を形成し
、その両者をＧａＡｓ−５ｌヘテロ接合で相互配線した
形状を有する。これはＧａＡ ｓ素子とＳｉ 素子と
を一体化したものである。
２実施例と同様に単結晶ＧａＡｓ領域ＫＧａＡｓ素子（
発光素子）を形成すると同時にＳｉ 結晶にはＳｉ 素
子（電界効果トランジスタ（ＭＯＳＦＥＴ））を形成し
、その両者をＧａＡｓ−５ｌヘテロ接合で相互配線した
形状を有する。これはＧａＡ ｓ素子とＳｉ 素子と
を一体化したものである。
作成手順及び作成方法は基本的に第１実施例と同じでお
る。ＧａＡｓ層をＭＢＥ法にて形成する前のＳｉ 基板
の工程としては、通常５１Ｍ０８Ｆ−ＥＴを形成する際
に用いられている公知の樟単的な作成工程によ＃）ＭＯ
ＳＦＥＴ部を形成する。この際ρ〜α０１Ω・−ｎ膨拡
散層５２を形成する。
る。ＧａＡｓ層をＭＢＥ法にて形成する前のＳｉ 基板
の工程としては、通常５１Ｍ０８Ｆ−ＥＴを形成する際
に用いられている公知の樟単的な作成工程によ＃）ＭＯ
ＳＦＥＴ部を形成する。この際ρ〜α０１Ω・−ｎ膨拡
散層５２を形成する。
その後ＧａＡｓ素子部とＧａＡｓ−８ｉへテロ接合によ
り相互配線したい面方位（１００）でρ〜５Ω・信のｐ
形８ｉ 基板５１の所望部分の表面のみを露しその他は
ＳｉＱ、絶縁体層５３（厚さｔ〜５０００Ａ）で覆う。
り相互配線したい面方位（１００）でρ〜５Ω・信のｐ
形８ｉ 基板５１の所望部分の表面のみを露しその他は
ＳｉＱ、絶縁体層５３（厚さｔ〜５０００Ａ）で覆う。
この際ゲート電極（ｎ形ポリシリコン）５？を設ける。
次にＧ ａ Ａ ｓ層形成は第１実施例と同様な工程で
ＭＢＥ装置内で形成する。この際ＧａＡｓ層は所望の素
子（発光ダイオード）の得られる層構成すなわち厚さｔ
〜２μｍのｎ形ＱａＡｓ単結晶層５４、厚さｔ −（１
５μｍのｐＩＧａＡｓ単結晶層５５、厚さｔ −ＯＬ５
μｍのＰ形ＧａＡｓ単結晶層５６を順次積層した構成と
する。
ＭＢＥ装置内で形成する。この際ＧａＡｓ層は所望の素
子（発光ダイオード）の得られる層構成すなわち厚さｔ
〜２μｍのｎ形ＱａＡｓ単結晶層５４、厚さｔ −（１
５μｍのｐＩＧａＡｓ単結晶層５５、厚さｔ −ＯＬ５
μｍのＰ形ＧａＡｓ単結晶層５６を順次積層した構成と
する。
この際８４０．絶縁体層５５上には厚さｔ−五５μｍの
高抵抗多結晶ＧａＡｓ層５７が形成され素子分離がなさ
れる。そしてその上にＡｕ−Ｚｎ 合金よりなるオーミ
プク電極５８を形成する。
高抵抗多結晶ＧａＡｓ層５７が形成され素子分離がなさ
れる。そしてその上にＡｕ−Ｚｎ 合金よりなるオーミ
プク電極５８を形成する。
土述のように本発明の半導体装Ｒｈ、表面の所望の部分
に絶縁体層を形成して＆るシリコン単結晶基板と、該絶
縁体層上に少なくとも１層以上形成した高抵抗の化合物
半導体層と、該シリコン単結晶上に少なくとも１層以上
形成した化合物半導体単結晶層とから々るものであるた
め、以下に例示する種々の効果を奏する。
に絶縁体層を形成して＆るシリコン単結晶基板と、該絶
縁体層上に少なくとも１層以上形成した高抵抗の化合物
半導体層と、該シリコン単結晶上に少なくとも１層以上
形成した化合物半導体単結晶層とから々るものであるた
め、以下に例示する種々の効果を奏する。
（１） Ｓｉ 単結晶上にＧ ａ Ａ ｓ単結晶およ
びＧａＡｓ／ＡｌＧａＡｓヘテロ接合が形成でき高抵抗
ＧａＡｓ多結晶層で電気的分離できた島状ＱＧａＡｓ素
子が形成可能となる。
びＧａＡｓ／ＡｌＧａＡｓヘテロ接合が形成でき高抵抗
ＧａＡｓ多結晶層で電気的分離できた島状ＱＧａＡｓ素
子が形成可能となる。
（２） ＧａＡｓ−８ｉのへテロ接合が形成でき、と
のへテロ接合を有効利用した新規素子が実現可能となる
。
のへテロ接合を有効利用した新規素子が実現可能となる
。
（３） また、Ｓｉ 基板上にＳｉ 素子を形成し
、その一部にＧａＡｓ素子をＳ ｉ −Ｇ ａＡ ｓヘ
テロ接合を介して電気的に接合できる。このようにＳｉ
素子とＧａＡ ｓ素子を同時に一体化することが可能と
なる。
、その一部にＧａＡｓ素子をＳ ｉ −Ｇ ａＡ ｓヘ
テロ接合を介して電気的に接合できる。このようにＳｉ
素子とＧａＡ ｓ素子を同時に一体化することが可能と
なる。
（４） Ｓｉ ￥！Ｐ性の有効面とＧａＡｓ特性の有
効面を合せ持つ素子の作成を可能とする。例えば、Ｇａ
Ａｓの分光特性とＳｉ の分光特性を合せ持つ広い受光
波長域を持つ高効率太陽電池などの作成が可能である。
効面を合せ持つ素子の作成を可能とする。例えば、Ｇａ
Ａｓの分光特性とＳｉ の分光特性を合せ持つ広い受光
波長域を持つ高効率太陽電池などの作成が可能である。
また本発明の半導体装置の展進方法は、シリコン単結晶
基板上の所望の部分に絶縁体層を形成する第１の工程と
、前記絶縁体層およびシリコン単結晶基板表面に所望の
化合物半導体層を分子線エピタキシャル成長法によりバ
ッファ層を形成しないで直接形成する第２の工程とを含
むものであるため、Ｓｉ 基板表面にＳｉ 素子分離を
含めた絶縁層を形成すると同時にそこでＧａＡｓ層の絶
縁分離が自動的に行われるため、台形状分離等余分な分
離工種を導入する必要がなく経済的な素子分離を容易に
行うことができる。また分離部分は最少２〜３μｍを必
要とするのみであシ高集積化した半導体素子の製造が可
能である。
基板上の所望の部分に絶縁体層を形成する第１の工程と
、前記絶縁体層およびシリコン単結晶基板表面に所望の
化合物半導体層を分子線エピタキシャル成長法によりバ
ッファ層を形成しないで直接形成する第２の工程とを含
むものであるため、Ｓｉ 基板表面にＳｉ 素子分離を
含めた絶縁層を形成すると同時にそこでＧａＡｓ層の絶
縁分離が自動的に行われるため、台形状分離等余分な分
離工種を導入する必要がなく経済的な素子分離を容易に
行うことができる。また分離部分は最少２〜３μｍを必
要とするのみであシ高集積化した半導体素子の製造が可
能である。
第１図および第２図は本発明の半導体装置の一例の構成
を示す断面図、 第３図および第４図は従来の半導体装置の一例の構成を
示す断面図、 第５図は本発明の半導体装置の第１実施例の構成を示す
断面図、 第６図は第５図の半導体装置のａ−ｂ間の電流−電圧特
性を示すグラフ、 第７図は第５図の半導体装置のｃ −ｄ間の電流−電圧
特性を示すグラフ、 第８図は第５図の半導体装置のａ−８ｉ基板間の電流−
電圧特性を示すグラフ、 第９図は第５図の半導体装置のｃ−８ｉ基板間の電流−
電圧特性を示すグラフ、 第１０図は本発明の半導体装置の第２実施例の構成を示
す断面図、 第１１図は本発明の半導体装置の第３実施例の構成を示
す断面図である。 図中、 １１：８ｉ基板 １２：絶縁体層 １３：化合物半導体単結晶層 １４：高抵抗化合物半導体層 ２１：３ｉ基板 ２２ ： ＧａＡｓ素子部 ２３：プロトン注入による高抵抗Ｇ ａ Ａ ｓ層２４
： ＧａＡａ単結晶層 ２５：メサエッチによシ除去されるＧ ａ Ａ ｓ層３
１：Ｓｉ基板 ５２ ： ５ｉＯｚ絶縁体層 ３５：ｎ形ＧａＡｓ単結晶層 ５４：高抵抗ＧａＡｓ多結晶層 ４１：Ｓｉ基板 ａ２：Ｓｉｎ、絶縁体層 ４３：アンドープＧａＡｓ層 ４４：ｎ形ＧａＡ ｓ層 ４５：高抵抗ＧａＡｓ層 ４６：オーミック電極 ４７：ショットキー電極 ５１：Ｓｉ基板 ５２：ｎ膨拡散層 ｓ ｓ ： ８ｉ０ｓ絶縁株層 ５４：ｎ形ＧａＡｓ単結晶層 ５５：ｐ−形ＧａＡｓ単結晶層 ５６：ｐ形ＧａＡｓ単結晶層 ５７：高抵抗多結晶ＧａＡ ｓ層 ５８ニオ−ミック電極 ５９：ゲート電極（ｎ形ポリシリコン）特許出願人
株式会社 豊田中央研究所代理人 弁理士 萼 優
美（ほか２名）才１図 牙２図 １１−・Ｓｉ＠板 １２・−絶縁体層 １３・・−化合物邊４休４１ｆ５晶１ １４・−島１丘梶化合物半４偉届 牙３図 牙４図 ２１・・・・Ｓｉ幕板 ２２＝ＧａＡｓ膏千部 ２３＝−７°０）＞ｎ 入１： よ４高１６抗ＧａＡＳ
％２４＝−ＧａＡｓ−基も８−ｈｉ ２５− ノサエッ＋１；よりＩＳ＆吉τれりＧａＡＳ贋
第５図 オ６図 オフ図 牙８図 牙９閉 才１０図 牙１１図 ５１・Ｓｉ幕板 ５２ ｎ形扱徹１ ５３ ５ｉ０２Ｎ隨傳眉 ５４−ｎ−ＧＱＡＳＩ枯＆Ｊ ５５・・Ｐ−ＧａＡｓｌ結１−１ ５６−ｐ−ＧａＡｓ卑紡轟１ ５７、、、、ｌＷｄ氏１九今Ｍａ’ｗＧａＡｓＭ５８−
オーミ、ｖ７ｔＪ−Ｓ
を示す断面図、 第３図および第４図は従来の半導体装置の一例の構成を
示す断面図、 第５図は本発明の半導体装置の第１実施例の構成を示す
断面図、 第６図は第５図の半導体装置のａ−ｂ間の電流−電圧特
性を示すグラフ、 第７図は第５図の半導体装置のｃ −ｄ間の電流−電圧
特性を示すグラフ、 第８図は第５図の半導体装置のａ−８ｉ基板間の電流−
電圧特性を示すグラフ、 第９図は第５図の半導体装置のｃ−８ｉ基板間の電流−
電圧特性を示すグラフ、 第１０図は本発明の半導体装置の第２実施例の構成を示
す断面図、 第１１図は本発明の半導体装置の第３実施例の構成を示
す断面図である。 図中、 １１：８ｉ基板 １２：絶縁体層 １３：化合物半導体単結晶層 １４：高抵抗化合物半導体層 ２１：３ｉ基板 ２２ ： ＧａＡｓ素子部 ２３：プロトン注入による高抵抗Ｇ ａ Ａ ｓ層２４
： ＧａＡａ単結晶層 ２５：メサエッチによシ除去されるＧ ａ Ａ ｓ層３
１：Ｓｉ基板 ５２ ： ５ｉＯｚ絶縁体層 ３５：ｎ形ＧａＡｓ単結晶層 ５４：高抵抗ＧａＡｓ多結晶層 ４１：Ｓｉ基板 ａ２：Ｓｉｎ、絶縁体層 ４３：アンドープＧａＡｓ層 ４４：ｎ形ＧａＡ ｓ層 ４５：高抵抗ＧａＡｓ層 ４６：オーミック電極 ４７：ショットキー電極 ５１：Ｓｉ基板 ５２：ｎ膨拡散層 ｓ ｓ ： ８ｉ０ｓ絶縁株層 ５４：ｎ形ＧａＡｓ単結晶層 ５５：ｐ−形ＧａＡｓ単結晶層 ５６：ｐ形ＧａＡｓ単結晶層 ５７：高抵抗多結晶ＧａＡ ｓ層 ５８ニオ−ミック電極 ５９：ゲート電極（ｎ形ポリシリコン）特許出願人
株式会社 豊田中央研究所代理人 弁理士 萼 優
美（ほか２名）才１図 牙２図 １１−・Ｓｉ＠板 １２・−絶縁体層 １３・・−化合物邊４休４１ｆ５晶１ １４・−島１丘梶化合物半４偉届 牙３図 牙４図 ２１・・・・Ｓｉ幕板 ２２＝ＧａＡｓ膏千部 ２３＝−７°０）＞ｎ 入１： よ４高１６抗ＧａＡＳ
％２４＝−ＧａＡｓ−基も８−ｈｉ ２５− ノサエッ＋１；よりＩＳ＆吉τれりＧａＡＳ贋
第５図 オ６図 オフ図 牙８図 牙９閉 才１０図 牙１１図 ５１・Ｓｉ幕板 ５２ ｎ形扱徹１ ５３ ５ｉ０２Ｎ隨傳眉 ５４−ｎ−ＧＱＡＳＩ枯＆Ｊ ５５・・Ｐ−ＧａＡｓｌ結１−１ ５６−ｐ−ＧａＡｓ卑紡轟１ ５７、、、、ｌＷｄ氏１九今Ｍａ’ｗＧａＡｓＭ５８−
オーミ、ｖ７ｔＪ−Ｓ
Claims (6)
- （１）表面の所望の部分に絶縁体層を形成してなるシリ
コン単結晶基板と、該絶縁体層上に少なくとも１層以上
形成した高抵抗の化合物半導体層と、該シリコン単結晶
上に少なくとも１層以上形成した化合物半導体単結晶層
とからなることを特徴とする半導体装置。 - （２）絶縁体層がＳｉＯ＿２，Ｓｉ＿３Ｎ＿４およびＡ
ｌ＿２Ｏ＿２のうちから選択された少なくとも１種から
なることを特徴とする特許請求の範囲第１項記載の半導
体装置。 - （３）化合物半導体層がＧａＡｓおよび／またはＡｌＧ
ａＡｓからなることを特徴とする特許請求の範囲第１項
記載の半導体装置。 - （４）シリコン単結晶基板上に所望の半導体素子を形成
し、該素子の化合物半導体単結晶層と接合したい部分以
外を絶縁体層で被覆したことを特徴とする特許請求の範
囲第１項記載の半導体装置。 - （５）シリコン単結晶基板上の所望の部分に絶縁体層を
形成する第１の工程と、前記絶縁体層およびシリコン単
結晶基板表面に所望の化合物半導体層を分子線エピタキ
シャル成長法によりバッファ層を形成をしないで直接形
成する第２の工程とを含むことを特徴とする半導体装置
の製造方法。 - （６）第２の工程においてシリコン単結晶基板を１０＾
−＾１＾０Ｔｏｒｒ以下の真空度で１０００℃以上で熱
処理し、その後５５０℃以上の温度で前記シリコン単結
晶基板上にＧａＡｓおよび／またはＡｌＧａＡｓ化合物
半導体層を形成することを特徴とする特許請求の範囲第
５項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254141A JPS63108709A (ja) | 1986-10-25 | 1986-10-25 | 半導体装置およびその製造方法 |
| US07/397,367 US4925810A (en) | 1986-10-25 | 1989-08-24 | Compound semiconductor device and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254141A JPS63108709A (ja) | 1986-10-25 | 1986-10-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63108709A true JPS63108709A (ja) | 1988-05-13 |
Family
ID=17260788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254141A Pending JPS63108709A (ja) | 1986-10-25 | 1986-10-25 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4925810A (ja) |
| JP (1) | JPS63108709A (ja) |
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| US4925810A (en) | 1990-05-15 |
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