JPS6290957A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6290957A JPS6290957A JP60231555A JP23155585A JPS6290957A JP S6290957 A JPS6290957 A JP S6290957A JP 60231555 A JP60231555 A JP 60231555A JP 23155585 A JP23155585 A JP 23155585A JP S6290957 A JPS6290957 A JP S6290957A
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06579—TAB carriers; beam leads
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子を高密度に実装することができる半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
従来の技術
メモリーやドライバー等の多数個の半導体素子を高密度
に実装する手段として、一般に回路基板上半導体素子を
平面的に並べ搭載していた。実装密度が最も高密度とな
り実装歩留りが高いフィルムキャリヤ方式の例について
第４図で説明する。
に実装する手段として、一般に回路基板上半導体素子を
平面的に並べ搭載していた。実装密度が最も高密度とな
り実装歩留りが高いフィルムキャリヤ方式の例について
第４図で説明する。
半導体素子はチップキャリヤやフラットパッケージと呼
ばれる容器に収納して取扱った方が良いが、実装面積や
実装体積の著しるしい増大をまねくため、半導体素子を
そのまま容器を用いないで実装すれば、この様な問題を
解決できる。第４図において、回路基板１はガラス入り
エポキシ基板あるいはセラミック基板で、多数個の半導
体素子を搭載するために、前記回路基板１はその配線が
多層構造となっている。
ばれる容器に収納して取扱った方が良いが、実装面積や
実装体積の著しるしい増大をまねくため、半導体素子を
そのまま容器を用いないで実装すれば、この様な問題を
解決できる。第４図において、回路基板１はガラス入り
エポキシ基板あるいはセラミック基板で、多数個の半導
体素子を搭載するために、前記回路基板１はその配線が
多層構造となっている。
半導体素子１のアルミ電極（パッド）上には多層金属膜
を介してバンプ６が形成され、かつフィルムリード６が
接合される。前記多層金属膜は、Ｔ ｉ −Ｐｄ−Ａｕ
、 Ｔ ｉ −Ｃｕ 、 Ｃｒ−Ｃｕ 、 Ｃｒ−Ａ
ｕ等の金属膜で、真空中で連続的に形成され、バンプ６
はＡｕ、Ｃｕ、Ａｇ 、半田等で１０〜３０μｍの厚さ
に形成されるものである。半導体素子４は回路基板１上
に設けたダイボンド領域２にＡｕ−５Ｌの合金でもしく
は導電性接着剤で固定され、かつフィルムリード６もポ
ンディング領域３上に半田もしくは共晶により接続固定
される。同様にして他の半導体素子４′も回路基板１上
に搭載されるものである。
を介してバンプ６が形成され、かつフィルムリード６が
接合される。前記多層金属膜は、Ｔ ｉ −Ｐｄ−Ａｕ
、 Ｔ ｉ −Ｃｕ 、 Ｃｒ−Ｃｕ 、 Ｃｒ−Ａ
ｕ等の金属膜で、真空中で連続的に形成され、バンプ６
はＡｕ、Ｃｕ、Ａｇ 、半田等で１０〜３０μｍの厚さ
に形成されるものである。半導体素子４は回路基板１上
に設けたダイボンド領域２にＡｕ−５Ｌの合金でもしく
は導電性接着剤で固定され、かつフィルムリード６もポ
ンディング領域３上に半田もしくは共晶により接続固定
される。同様にして他の半導体素子４′も回路基板１上
に搭載されるものである。
発明が解決しようとする問題点
従来、複数個の半導体素子を回路基板上に搭載する場合
、平面的に並べ搭載していた。このため実装平面積が著
しるしく増大していた。また、半導体素子のパッドから
回路基板のボンディング領域までの接続リードの距離が
長いために、特に高周波回路あるいは、メモリー等の回
路においては、浮遊容量や、伝播速度が問題となり、半
導体素子の特有の性能が充分に活かされなかった。
、平面的に並べ搭載していた。このため実装平面積が著
しるしく増大していた。また、半導体素子のパッドから
回路基板のボンディング領域までの接続リードの距離が
長いために、特に高周波回路あるいは、メモリー等の回
路においては、浮遊容量や、伝播速度が問題となり、半
導体素子の特有の性能が充分に活かされなかった。
更に、隣接する半導体素子同志へ信号を伝播する場合、
半導体素子のパッドとフィルムリードとの接合点および
フィルムリードと回路基板のボンディング領域との接合
点と４箇所も存在し、接合部の信頼性を損なうばかりか
、接合工数も増大し、実装に用する費用を増大せしめる
ものであった。
半導体素子のパッドとフィルムリードとの接合点および
フィルムリードと回路基板のボンディング領域との接合
点と４箇所も存在し、接合部の信頼性を損なうばかりか
、接合工数も増大し、実装に用する費用を増大せしめる
ものであった。
本発明は、これらの問題点を一掃し、実装密度が高く、
接合距離が著しるしく短かく、かつ接合点数の少ない半
導体装置を提供せんとするものである。
接合距離が著しるしく短かく、かつ接合点数の少ない半
導体装置を提供せんとするものである。
問題点を解決するための手段
本発明は、一方の半導体素子のアルミニウム電極上に剥
離容易な基板上に形成したバンプを転写・接合し、他方
の半導体素子上の前記一方の半導体素子のアルミニウム
電極と対応した位置に形成した電極とを重ね合せ、加圧
・加熱し、バンプを介して、電極同志を接合するもので
ある。
離容易な基板上に形成したバンプを転写・接合し、他方
の半導体素子上の前記一方の半導体素子のアルミニウム
電極と対応した位置に形成した電極とを重ね合せ、加圧
・加熱し、バンプを介して、電極同志を接合するもので
ある。
作 用
本発明は、半導体素子同志が積層され、かつ各半導体素
子の電極間がバンプのみを介して接続された構成である
ので、実装平面積が著しるしく縮少されるばかりか、半
導体素子の電極間の接続距離が極端に短縮され、その接
合点数も半減するものである。
子の電極間がバンプのみを介して接続された構成である
ので、実装平面積が著しるしく縮少されるばかりか、半
導体素子の電極間の接続距離が極端に短縮され、その接
合点数も半減するものである。
実施例
以下に第１図を用いて本発明の一実施例を説明する。メ
ッキ形成が容易な基板１２上に、たとえばメッキにて形
成した金属突起１３と半導体素子１０のアルミ電極１１
．１１’とを位置合せし、前記半導体素子１ｏを加圧・
加熱１９しく第１図（ａ））、半導体素子１０の加圧・
加熱１９′を取り去れば、基板１２上の金属突起１３は
半導体素子１０のアルミ電極１１．１１’に転写・接合
される（第１図（ｂ））。
ッキ形成が容易な基板１２上に、たとえばメッキにて形
成した金属突起１３と半導体素子１０のアルミ電極１１
．１１’とを位置合せし、前記半導体素子１ｏを加圧・
加熱１９しく第１図（ａ））、半導体素子１０の加圧・
加熱１９′を取り去れば、基板１２上の金属突起１３は
半導体素子１０のアルミ電極１１．１１’に転写・接合
される（第１図（ｂ））。
ここで金属突起１３を形成するための転写用基板１２は
第２図に示す様に、基板１２はセラミックや耐熱性ガラ
スで構成され、この上に導電性金属膜４ｏが全面に設け
られている。この金属膜４゜はＰｔ、Ｐｄ、ＩＴＯ膜か
らなり、金属突起を形成する時の一方のメッキ用の電極
となるものである。
第２図に示す様に、基板１２はセラミックや耐熱性ガラ
スで構成され、この上に導電性金属膜４ｏが全面に設け
られている。この金属膜４゜はＰｔ、Ｐｄ、ＩＴＯ膜か
らなり、金属突起を形成する時の一方のメッキ用の電極
となるものである。
次いで前記金属膜４ｏ上にメッキ用の絶縁膜４１を形成
し、半導体素子１ｏの電極と相対する位置に開孔を有し
、との開孔部に金属突起１３を電解メッキ法により形成
するものである。前記絶縁膜４１はＳｉｏ２，５１３Ｎ
４．Ａ１２ｏ３．ポリイミド膜等の耐熱性絶縁膜で構成
される。また、金属突起１３はＡｕ、Ａｇ、Ｃｕ、ＡＪ
、Ｎｉ、半田等で形成されるものである。
し、半導体素子１ｏの電極と相対する位置に開孔を有し
、との開孔部に金属突起１３を電解メッキ法により形成
するものである。前記絶縁膜４１はＳｉｏ２，５１３Ｎ
４．Ａ１２ｏ３．ポリイミド膜等の耐熱性絶縁膜で構成
される。また、金属突起１３はＡｕ、Ａｇ、Ｃｕ、ＡＪ
、Ｎｉ、半田等で形成されるものである。
半導体素子１ｏに形成されている電極１１は、後述する
第２の半導体素子の電極と相対して形成されているもの
であシ、電極１１′は、前記半導体素子１０の外部接続
用電極である。
第２の半導体素子の電極と相対して形成されているもの
であシ、電極１１′は、前記半導体素子１０の外部接続
用電極である。
次ニフィルムキャリャ３ｏのフィルムＩＪ −）”３２
と前記半導体素子１Ｑの電極１１′上に形成した金属突
起１３′とを位置合せし、加熱、加圧せしむれば、第１
図（Ｃ）の如くの構成となる。ここでフィルムリード３
２が銅箔を蝕刻して形成し、これにＳｎメッキ処理して
あり、また金属突起がＡｕで構成されれば、フィルムリ
ード３２と金属突起１３′はＡｕ−５ｎの合金で接合さ
れ、金属突起１３′と半導体素子１ｏのアルミ電極１１
′とはＡｕｅＡ／の合金で接合されるものである。
と前記半導体素子１Ｑの電極１１′上に形成した金属突
起１３′とを位置合せし、加熱、加圧せしむれば、第１
図（Ｃ）の如くの構成となる。ここでフィルムリード３
２が銅箔を蝕刻して形成し、これにＳｎメッキ処理して
あり、また金属突起がＡｕで構成されれば、フィルムリ
ード３２と金属突起１３′はＡｕ−５ｎの合金で接合さ
れ、金属突起１３′と半導体素子１ｏのアルミ電極１１
′とはＡｕｅＡ／の合金で接合されるものである。
次に第２の半導体素子２ｏの電極２１と半導体素子１ｏ
の電極１１とを位置合せし、加圧・加熱２５する（第１
図（ｄ））。加圧・加熱を取去れば、第１図（ｅ）の構
成を得るものである。すなわち半導体素子１０の電極１
１と半導体素子２０の電極２１とは金属突起１３を介し
て、Ａｕ＊ＡＪの合金で接合され、半導体素子１ｏと半
導体素子２０は積層構造を得るものである。
の電極１１とを位置合せし、加圧・加熱２５する（第１
図（ｄ））。加圧・加熱を取去れば、第１図（ｅ）の構
成を得るものである。すなわち半導体素子１０の電極１
１と半導体素子２０の電極２１とは金属突起１３を介し
て、Ａｕ＊ＡＪの合金で接合され、半導体素子１ｏと半
導体素子２０は積層構造を得るものである。
半導体素子１０と２０は材料の異なるものあるいは機能
の異なるもの、大きさの異なるものを適用できるもので
ある。例えば半導体素子が同一のメモリー機能を有する
ものであれば、同一の実装の面積で容量を２倍にする事
ができるし、また一方がＩｎＰ、ＧａＡｓ 系のレーザ
ーで他方がＳｉで形成した駆動回路であれば、一種の材
質を積層に実装でき、かつ機能を倍加できるものである
。
の異なるもの、大きさの異なるものを適用できるもので
ある。例えば半導体素子が同一のメモリー機能を有する
ものであれば、同一の実装の面積で容量を２倍にする事
ができるし、また一方がＩｎＰ、ＧａＡｓ 系のレーザ
ーで他方がＳｉで形成した駆動回路であれば、一種の材
質を積層に実装でき、かつ機能を倍加できるものである
。
第３図を用いて他の実施例を説明する。半導体素子１ｏ
の電極１１，１１’上に金属突起１３．１３’を転写接
合し、半導体素子２ｏの電極２１と半導体素子１０と電
極１１とを位置合せして加圧・加熱せしめ、前記半導体
素子１ｏと２０の各々の電極１１と２１とを金属突起１
３を介して接合せしめる（第３図（ａ））。
の電極１１，１１’上に金属突起１３．１３’を転写接
合し、半導体素子２ｏの電極２１と半導体素子１０と電
極１１とを位置合せして加圧・加熱せしめ、前記半導体
素子１ｏと２０の各々の電極１１と２１とを金属突起１
３を介して接合せしめる（第３図（ａ））。
次いで、フィルムキャリヤ３ｏのフィルムリード３２と
半導体素子１ｏの電極１１′上の金属突起１３′とを位
置合せし、加圧・加熱せしむれば第３図ｆｂ）の構成を
得る。ここでフィルムリード３２が銅箔を蝕刻して形成
されＳｎメッキ処理したものであり、金属突起１３′が
Ａｕで形成されるならば、前記フィルムリード３２と金
属突起１３′とはＡｕ−３ｎの合金で構成され、金属突
起１３′と半導体素子１ｏのアルミ電極１１′とはＡｕ
、Ａｌの合金で接合されるものである。
半導体素子１ｏの電極１１′上の金属突起１３′とを位
置合せし、加圧・加熱せしむれば第３図ｆｂ）の構成を
得る。ここでフィルムリード３２が銅箔を蝕刻して形成
されＳｎメッキ処理したものであり、金属突起１３′が
Ａｕで形成されるならば、前記フィルムリード３２と金
属突起１３′とはＡｕ−３ｎの合金で構成され、金属突
起１３′と半導体素子１ｏのアルミ電極１１′とはＡｕ
、Ａｌの合金で接合されるものである。
また、第１図、第３図の実施例において、半導体素子同
志を金属突起を介して接合する際の加圧・加熱時あるい
はフィルムリードと電極上の金属突起とを接合する際の
加圧、加熱時に、単に加圧、加熱するだけでなく超音波
振動を附加すれば、加圧力や加熱温度を著しるしく低く
する事ができる。
志を金属突起を介して接合する際の加圧・加熱時あるい
はフィルムリードと電極上の金属突起とを接合する際の
加圧、加熱時に、単に加圧、加熱するだけでなく超音波
振動を附加すれば、加圧力や加熱温度を著しるしく低く
する事ができる。
発明の効果
以上のように本発明によれば次のような効果を得ること
ができる。
ができる。
■ 本発明方法による半導体装置では、半導体素子を積
層にした構成であるために、実装平面積が著しるしく小
さくなるものである。したがって、大容量、高密度の実
装が実現できるものである。
層にした構成であるために、実装平面積が著しるしく小
さくなるものである。したがって、大容量、高密度の実
装が実現できるものである。
■ 金属突起のみを介して半導体素子の電極同志を接合
するから、接続距離が短かく、かつ接続箇所が半減する
ために、高周波特性が良好であるばかりか伝播速度が早
くなる等の効果を有するものである。
するから、接続距離が短かく、かつ接続箇所が半減する
ために、高周波特性が良好であるばかりか伝播速度が早
くなる等の効果を有するものである。
■ 一方の半導体素子の電極に金属突起を転写・接合し
、これを他方の半導体素子の電極に接合するのみである
から、接続の工程が簡単でコストが著しるしく安価とな
る。
、これを他方の半導体素子の電極に接合するのみである
から、接続の工程が簡単でコストが著しるしく安価とな
る。
■ 半導体素子の電極上に多層金属膜等の形成や複雑な
処理工程を必要とせず、アルミ電極同志を直接接合でき
るから、半導体素子の入手が限定されない。また半導体
素子の方法の異なるもの、機能の異なるもの、材質の異
なるものを簡単に接合できる特徴を有する。
処理工程を必要とせず、アルミ電極同志を直接接合でき
るから、半導体素子の入手が限定されない。また半導体
素子の方法の異なるもの、機能の異なるもの、材質の異
なるものを簡単に接合できる特徴を有する。
第１図は本発明の一実施例の半導体装置の製造方法を示
す工程図、第２図は金属突起を形成するための基板の断
面図、第３図は本発明の他の実施例方法の工程断面図、
第４図は従来の半導体素子の断面図である。 １０．２０・・・・・・第２の半導体素子、１１．１１
’。 ２１・・・・・・電極、１２・・・・・・基板、１３
、１３’・・・・・・金属突起、３２・・・・・・フィ
ルムリード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｆ２
−−一未砿 （３，ｔｙ’−＊Ａｔｕ ３２−−−プｉに４リーｒ ｑｏ−−ｆ２ｓ４尋１不棗１ 第１ 図 トー ｑ ′電１第２図
１３
す工程図、第２図は金属突起を形成するための基板の断
面図、第３図は本発明の他の実施例方法の工程断面図、
第４図は従来の半導体素子の断面図である。 １０．２０・・・・・・第２の半導体素子、１１．１１
’。 ２１・・・・・・電極、１２・・・・・・基板、１３
、１３’・・・・・・金属突起、３２・・・・・・フィ
ルムリード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｆ２
−−一未砿 （３，ｔｙ’−＊Ａｔｕ ３２−−−プｉに４リーｒ ｑｏ−−ｆ２ｓ４尋１不棗１ 第１ 図 トー ｑ ′電１第２図
１３
Claims (2)
- （１）少なくとも半導体素子の形成された第１の基板の
電極と対応した位置に形成された電極と外部接続用電極
とを有し、かつ半導体素子の形成された第２の基板の前
記電極上に、転写用基板上に形成され前記第２の基板の
電極と対応する金属突起を転写・接合する工程と、前記
第２の基板の外部接続用電極上の金属突起に外部接続用
リードを接合する工程と、次いで、前記第１の基板の電
極と、前記第２の基板上の前記第１の基板の電極と対応
した電極とを位置合せし、前記第１もしくは第２の基板
を加圧・加熱せしめ、金属突起を介して、前記第１およ
び第２の基板の電極同志を接合する工程を有してなる半
導体装置の製造方法。 - （２）転写用基板に形成した金属突起が転写・接合され
、かつ半導体素子の形成された第１の基板の、半導体素
子の形成された第２の基板の電極と対応する電極と前記
第２の基板の電極とを位置合せし、前記第１もしくは第
２の基板を加圧・加熱せしめ、金属突起を介して、前記
第１および第２の基板の電極同志を接合する工程と、前
記第１の基板上の外部接続用電極の金属突起と外部接続
用リードを接合する工程を有してなる半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231555A JPS6290957A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231555A JPS6290957A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290957A true JPS6290957A (ja) | 1987-04-25 |
Family
ID=16925335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231555A Pending JPS6290957A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290957A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0201916A2 (en) * | 1985-05-15 | 1986-11-20 | Matsushita Electric Industrial Co., Ltd. | Bonding method of semiconductor device |
| JPH01308054A (ja) * | 1988-06-07 | 1989-12-12 | Matsushita Electric Ind Co Ltd | バンプ形成方法 |
| JPH0369150A (ja) * | 1989-08-08 | 1991-03-25 | Koufu Nippon Denki Kk | Ｌｓｉの実装構造 |
| JPH0341948U (ja) * | 1989-08-31 | 1991-04-22 | ||
| US5771850A (en) * | 1996-05-23 | 1998-06-30 | Toyota Jidosha Kabushiki Kaisha | Cylinder head cover having a wiring portion |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
-
1985
- 1985-10-17 JP JP60231555A patent/JPS6290957A/ja active Pending
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|---|---|---|---|---|
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