JPS6280570A - カウンタ試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（既要〕 クロック信号を計数するカウンタが、論理“１”に設定
した出力信号を保持し、カウンタにロードすることによ
り、カウンタの計数機能の試験時間を短縮するものであ
る。

〔産業上の利用分野〕

本発明はカウンタの計数機能を試験するカウンタ試験回
路の改良に関する。

カウンタは、ディジタル回路の最も基本的な単位回路と
して、広く使用されている。

かかるカウンタの計数機能を、極力短時間で検証する手
段の実現が強（要望される。

〔従来の技術〕

第４図は従来あるカウンタの試験方法の一例を示す図で
ある。

第４図において、４桁の２進カウンタｌは、クロック端
子ＣＰに入力される所定周期のクロック信号ｃｋを計数
し、計数結果を２進表示する出力信号ｑＯ乃至ｑ３を出
力端子００乃至０３から出力する。

従ってカウンタ１の計数機能を検証する為には、例えば
クロック信号ｃｋが１個入力された場合に出力信号ｑｏ
のみが確実に論理“０”から論理“１”に変化し、クロ
ック信号ｃｋが２個入力された場合に出力信号ｑ１のみ
が論理“０”から論理“１″に変化し、以下同様にして
クロック信号ｃｋが８個入力された場合に出力信号ｑ３
が論理“０”から論理“１”に変化することを確認する
ことにより、カウンタ１の計数機能を検証する。

〔発明が解決しようとする問題点３ 以上の説明から明らかな如く、従来あるカウンタの試験
方法においては、試験対象とするカウンタのクロック端
子ＣＰにクロック信号ｃｋを入力し、出力端子００乃至
０３から出力される出力信号ｑｏ乃至ｑ３により計数機
能を検証していた。

従って、例えば２進ｎ桁のカウンタの計数機能を検証す
る為には、クロック信号ｃｋを２　ｎ−１個入力し、計
数させる必要があり、試験に多大の時間を要する問題点
があった。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図においては、りＥｌツク信号ｃｋを計数するカウ
ンタ１が、論理“１”に設定した出力信号ｑを保持する
保持手段１００と、保持手段１００が保持する出力信号
ｑをカウンタ１にロードするロード手段２００とが設け
られている。

〔作用〕

即ち本発明によれば、カウンタにｉ個のクロック信号ｃ
ｋが入力された後には、カウンタの下１桁の出力信号ｑ
は総て論理“１”に設定される為、カウンタの桁数に等
しいパルス数のクロック信号ｃｋを入力するのみでカウ
ンタの計数機能が検証可能となり、試験所要時間が大幅
に短縮される。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例によるカウンタ試験回路を示
す図であり、第３図は第２図における信号波形の一例を
示す図である。なお、全図を通じて同一符号は同一対象
物を示す。第２図においても、試験対象とするカウンタ
１は２進４桁とする。

第２図においては、フリップフロップ４０乃至４３が保
持手段１００として設けられ、また遅延回路２およびゲ
ート３がロード手段２００として設けられている。

フリップフロップ４０乃至４３は、それぞれ出力端子Ｏ
Ｏ乃至０３から出力される出力信号ＱＯ乃至ｑ３を受信
し、保持信号ｈｏ乃至ｈ３を出力してカウンタ１の入力
端子ＩＯ乃至Ｉ３に伝達する。

一方遅延回路２は、カウンタ１のクロック端子ＣＰに入
力されるクロック信号ｃｋに所定の遅延時間′Ｆを与え
た後、ゲート３を経由してロード端子しにロード信号ｃ
ｋ’として入力する。

カウンタ１の試験に先立ち、リセット信号ｒがカウンタ
１および各フリップフロップ４０乃至４３に入力され、
カウンタ１および各フリップフロップ４０乃至４３がリ
セットされる。

その結果、カウンタ１の各出力端子００乃至０３から出
力される出力信号ｑＯ乃至ｑ３は論理“０”に設定され
、またフリップフロップ４０乃至４３が出力する保持信
号ｈｏ乃至ｈ３も論理“０″に設定されている。

また試験中は、試験信号ｔが論理“１”に設定される。

その結果ゲート３は、試験中Ｗ通状態に設定される。

かかる状態で、カウンタ１のクロック端子ＣＰに第１の
クロック信号ｃｋが入力されると、カウンタｌは１を計
数し、出力信号ｑＯを論理“０”から論理“１”に更新
する。その結果フリツプフロツプ４０はセットされ、出
力する保持信号り。

を論理“０”から論理“１”に更新する。

一方クロック信号ｃｋは、遅延回路２により遅延時間Ｔ
を経過した後、導通状態にあるゲー１−３を経由してカ
ウンタ１のロード端子りにロード信号ｃｋ“とじて入力
される。

ロード信号ｃｋ’を入力されたカウンタ１は、入力端子
ｒｏ乃至Ｉ３に伝達されている保持信号ｈｏ乃至ｈ３を
各桁に設定する。

その結果、引続き出力信号ＱＯは論理“１”に、また出
力信号ｑｌ乃至ｑ３は論理′°０”に設定され、１を計
数した状態となる。

かかる状態で、カウンタ１のクロック端子ＣＰに第２の
クロック信号ｃｋが入力されると、カウンタ１は１歩進
して２を計数し、出力信号ｑｏを論理“１″から論理“
０”に、また出力信号ｑ１を論理“０”から論理“１”
に更新する。その結果フリップフロップ４１はセントさ
れ、出力する保持信号ｈ１を論理“０”から論理”ｌ”
に更新する。なおフリップフロップ４０は、引続きセン
ト状態を維持し、保持信号ｈＯを論理“１”に保持し続
ける。

従って、遅延時間Ｔ後にロード信号ｃｋ’がロード端子
■、に入力されると、カウンタ１は出力信号ｑＯおよび
ｑｌを論理“１”に設定し、出力信号ｑ２およびｑ３を
論理“０″に設定し、３を計数した状態となる。

かかる状態で、カウンタｌのクロック端子ＣＰに第３の
クロック信号ｃｋが入力されると、カウンタ１は１歩進
して４を計数し、出力信号ｑｏ、およびｑｌを論理“ｌ
゛から論理“０”に、また出力信号ｑ２を論理“０“か
ら論理“１”に更新する。その結果フリップフロップ４
２はセットされ、出力する保持信号ｈ２を論理“０”か
ら論理″１″に更新する。なおフリップフロップ４０お
よび４１は、引続きセット状態を維持し、保持信号ｈｏ
およびｈｌを論理“１”に保持し続ける。

従って、遅延時間Ｔ後にロード信号ｃｋ’がロード端子
りに入力されると、カウンタ１は出力信号ｑＯ１Ｑｌお
よびｑ２を論理°１”に設定し、出力信号ｑ３を論理“
０”に設定し、７を計数した状態となる。

かかる状態で、カウンタｌのクロック端子ＣＰに第４の
クロック信号ｃｋが入力されると、カウンタ１は８を計
数し、出力信号ｑＯ，ｑｌおよびｑ２を論理“１”から
論理“０”に、また出力信号ｑ３を論理“Ｏ”から論理
“１”に更新する。

以上の過程において、出力端子ＯＯ乃至０３か　、ら出
力される出力信号ｑＯ乃至ｑ３を監視し、第１乃至第４
のクロック信号ｃｋがクロック端子ＣＰに入力される度
に、出力信号ｑｏ乃至ｑ３が順次論理“Ｏ”から論理“
１”に更新されるか否かにより、カウンタ１の計数機能
の検証が出来る。

以上の説明から明らかな如く、本実施例によれば、２進
４桁のカウンタ１の計数機能を検証する為に、４個のク
ロック信号ｃｋを入力するのみとなり、試験所要時間が
大幅に短縮される。

なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば試験対象とするカウンタ１は４桁に限定
されることは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変わらない。

〔発明の効果〕

以上、本発明によれば、カウンタの桁数に等しいパルス
数のクロック信号ｃｋを入力するのみでカウンタの計数
機能が検証可能となり、試験所要時間が大幅に短縮され
る。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるカウンタ試験回路を示す図、第３図は第２図
における信号波形の一例を示す図、第４図は従来あるカ
ウンタの試験方法の一例を示す図である。 図において、■はカウンタ、２は遅延回路、３はゲート
、４０乃至４３はフリ・ノブフロップ、Ｃｋはクロック
信号、ｃｋ’はロード信号、ＣＰはクロック端子、ｈｏ
乃至ｈ３は保持信号、ＩＯ乃至■３は入力端子、００乃
至０３は出力端子、ｑＯ乃至ｑ３は出力信号、ｒはリセ
ット信号、ｔはハＸもＢ月１こよろり９つ〕り宜ハえ勢
≧艷つ各牟　２　口 Ｋ ＣＫ’ 不２し］（ユニ・（７ろイ哀旺５−、−ｘ五４年　３　
口

Claims (1)

1. 【特許請求の範囲】 クロック信号（ｃｋ）を計数するカウンタ（１）が、論
   理“１”に設定した出力信号ｑを保持する保持手段（１
   ００）と、 前記保持手段（１００）が保持する前記出力信号ｑを前
   記カウンタ（１）にロードするロード手段（２００）と
   を設けることを特徴とするカウンタ試験回路。