JPS62251829A - シンボリツク処理システムおよび方法 - Google Patents
シンボリツク処理システムおよび方法Info
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- JPS62251829A JPS62251829A JP62092940A JP9294087A JPS62251829A JP S62251829 A JPS62251829 A JP S62251829A JP 62092940 A JP62092940 A JP 62092940A JP 9294087 A JP9294087 A JP 9294087A JP S62251829 A JPS62251829 A JP S62251829A
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- Japan
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- bus
- data
- processor
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- clock period
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- 238000000034 method Methods 0.000 title claims description 3
- 238000003491 array Methods 0.000 claims description 12
- 238000004891 communication Methods 0.000 claims description 3
- 238000003672 processing method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、シンボリック処理システムに関し、特にマイ
クロプログラム可能なプロセッサ用の内部バス制御に関
する。
クロプログラム可能なプロセッサ用の内部バス制御に関
する。
「従来技術」
本発明に関連するシンボリック処理システムは、１９８
２年１２月１７日に出願された米国特許出願第４５０．
６００号に開示され、現在も審査継続中である。このシ
ステムは、Ｌバスと呼ばれるバスによって主メモリおよ
びＩ１０装置のような他のシステム周辺装置に接続され
るマイクロプログラム可能なプロセッサを含んでいる。
２年１２月１７日に出願された米国特許出願第４５０．
６００号に開示され、現在も審査継続中である。このシ
ステムは、Ｌバスと呼ばれるバスによって主メモリおよ
びＩ１０装置のような他のシステム周辺装置に接続され
るマイクロプログラム可能なプロセッサを含んでいる。
このシステムにおいては、少なくともマイクロ命令が翻
訳機能を実行するために各マイクロ命令毎に使用される
ように、主メモリに記憶されたマイクロ命令が１、バス
を通ってマイクロ命令メモリをＹ丁４°ろ処理器に移動
している。
訳機能を実行するために各マイクロ命令毎に使用される
ように、主メモリに記憶されたマイクロ命令が１、バス
を通ってマイクロ命令メモリをＹ丁４°ろ処理器に移動
している。
ブ〔！セッサは、ブロセッザ内の種々のソースからのデ
ータをΔバスと呼ばれる第１のバスを通って受信し、操
作の結果データを０バスと呼ばれる他のバスを通ってブ
ｃ７セツザ内の種々の送付先の１つに印加する論理算術
ユニット即ちＡＬＵを含むデータバス回路を備えた種々
の部門から作られている。
ータをΔバスと呼ばれる第１のバスを通って受信し、操
作の結果データを０バスと呼ばれる他のバスを通ってブ
ｃ７セツザ内の種々の送付先の１つに印加する論理算術
ユニット即ちＡＬＵを含むデータバス回路を備えた種々
の部門から作られている。
プ【Ｊセッサ内の種々のソースおよび送付先は、処理時
間を節約するために主メモリからマイク〔２命令のバッ
チをプリフェッチする命令プリフェッヂユニット即ちＩ
ＰＵと、システムを仮想記憶アドレス措造で使用でき、
この仮想記憶アドレスを使用してプロセッサアドレス主
メモリを使用できるメモリマツピングユニットおよびマ
ツプメモリと、データバス回路用のデータを記憶する第
１のメモリ（ＡＭＥＭ）およびメモリアドレスユニット
（ＡＭＥＭＡ）と、内容の記憶用およびデータバス回路
用の一時記憶レジスタとして使用される第２のメモリ（
Ｉ３ＭＥＭ）およびメモリアドレス回路（ＢＭ ＩＥ
Ｍ Ａ ）ユニットとを含んでいる。
間を節約するために主メモリからマイク〔２命令のバッ
チをプリフェッチする命令プリフェッヂユニット即ちＩ
ＰＵと、システムを仮想記憶アドレス措造で使用でき、
この仮想記憶アドレスを使用してプロセッサアドレス主
メモリを使用できるメモリマツピングユニットおよびマ
ツプメモリと、データバス回路用のデータを記憶する第
１のメモリ（ＡＭＥＭ）およびメモリアドレスユニット
（ＡＭＥＭＡ）と、内容の記憶用およびデータバス回路
用の一時記憶レジスタとして使用される第２のメモリ（
Ｉ３ＭＥＭ）およびメモリアドレス回路（ＢＭ ＩＥ
Ｍ Ａ ）ユニットとを含んでいる。
「発明が解決しようとする問題点」
従来のシステムにおいては、データをブロセッザ内の種
々のソースのｌっからデータバス回路に移動させ、デー
タをデータバス回路から種々の送付先のいずれかに送る
ためには、２個の分離および区別したバスが使用されて
いる。
々のソースのｌっからデータバス回路に移動させ、デー
タをデータバス回路から種々の送付先のいずれかに送る
ためには、２個の分離および区別したバスが使用されて
いる。
このデュアルバスシステムは、効率的に２個のバスによ
ってデータの移動を実施できるが、データバス回路、Ｉ
Ｉ）Ｕ、マツプ制御器、ＡＭＥＭＡよ；よび１３Ｍ Ｃ
Ｍへ回路のような処理要素がゲートアレイに移植時に相
互接続に必要なビン数が限られているため不利であると
発見された。
ってデータの移動を実施できるが、データバス回路、Ｉ
Ｉ）Ｕ、マツプ制御器、ＡＭＥＭＡよ；よび１３Ｍ Ｃ
Ｍへ回路のような処理要素がゲートアレイに移植時に相
互接続に必要なビン数が限られているため不利であると
発見された。
「問題点を解決するための手段」
従って、本発明の主な目的は、プロセッサの種々のゲー
トアレイ間でデータの移動のためのピン数を減少させて
、内部バスおよび制御を形成する４、とである。
トアレイ間でデータの移動のためのピン数を減少させて
、内部バスおよび制御を形成する４、とである。
本発明のこれらの目的は、本発明による次の方法および
システムに従って達成される。
システムに従って達成される。
即ち、ゲートアレイ内の内部バス（Ｇバス）がゲートア
レイ間のデータ通信で形成されて、クロック周期でデー
タ通信を実行する。制御手段は、内部バス上でクロック
周期の第１期間に第１のバス（Ａバス）として使用し、
クロック周期の未重曳の第２期間に第２のバス（０バス
）として使用して形］戊されて、内部Ｇバスにおける第
１および第２のバスを時分割する。
レイ間のデータ通信で形成されて、クロック周期でデー
タ通信を実行する。制御手段は、内部バス上でクロック
周期の第１期間に第１のバス（Ａバス）として使用し、
クロック周期の未重曳の第２期間に第２のバス（０バス
）として使用して形］戊されて、内部Ｇバスにおける第
１および第２のバスを時分割する。
本発明の他め特徴は、内部バスと通信するデータの部分
を受信する手段がりｔ１ツク周期の第１および第２期間
に１個のソースおよび１個の送付先を各々選択するため
に使用される。
を受信する手段がりｔ１ツク周期の第１および第２期間
に１個のソースおよび１個の送付先を各々選択するため
に使用される。
「実施例」
本発明の特徴は、以下に添付図面を参照して詳述する。
第１図は、プロセッサＩＯに主メモリ２０および１１０
制御器３０を相互接続するために、しバスに接続された
プロセッサ１０を含む本発明による基本システムを示し
ている。
制御器３０を相互接続するために、しバスに接続された
プロセッサ１０を含む本発明による基本システムを示し
ている。
プロセッサ１０は、所定のクロック周期を有する主クロ
ックの制御下で操作されるマイクロプログラム可能なプ
ロセッサである。
ックの制御下で操作されるマイクロプログラム可能なプ
ロセッサである。
第２図は、データバスゲートアレイ１１に移植されたデ
ータバス回路と、ゲートアレイ１２に移植された命令プ
リフェッチユニットと、マツプメモリ１３およびマツプ
制御ゲートアレイ１４と、第１の物理メモリＡ Ｍ Ｅ
Ｍ Ｉ ５と、ＡＭＥＭアドレスゲートアレイ（ＡＭ
ＥＭΔ）＋６と、第２の物理メモリ１３ＭＥＭＩ７と、
１３ＭＥＭアドレスゲートアレイｎＭＥＭΔ１８とを備
えたプロセッサの主要な要素を示している。
ータバス回路と、ゲートアレイ１２に移植された命令プ
リフェッチユニットと、マツプメモリ１３およびマツプ
制御ゲートアレイ１４と、第１の物理メモリＡ Ｍ Ｅ
Ｍ Ｉ ５と、ＡＭＥＭアドレスゲートアレイ（ＡＭ
ＥＭΔ）＋６と、第２の物理メモリ１３ＭＥＭＩ７と、
１３ＭＥＭアドレスゲートアレイｎＭＥＭΔ１８とを備
えたプロセッサの主要な要素を示している。
全ゲートアレイ１１．１２．１４．１６および１８はＧ
バス１９で内部的に接続される。
バス１９で内部的に接続される。
データバスゲートアレイ回路１１は、Ａバス１！２と呼
ばれるラインによって他のゲートアレイ１２および１４
と同様にＡＭＥＭＩ５を含む種々のソースからデータを
受信する論理演算ユニット即ちΔＬＩＪＩＩＩを備えて
いる。逆に、ＡＬＵＩｌｌが瞬時に論理演算操作を形成
した後には、この操作の結果データが０バス１１３と呼
ばれるラインによってゲートアレイ１２．１４および１
６を含む種々の送付先に転送される。
ばれるラインによって他のゲートアレイ１２および１４
と同様にＡＭＥＭＩ５を含む種々のソースからデータを
受信する論理演算ユニット即ちΔＬＩＪＩＩＩを備えて
いる。逆に、ＡＬＵＩｌｌが瞬時に論理演算操作を形成
した後には、この操作の結果データが０バス１１３と呼
ばれるラインによってゲートアレイ１２．１４および１
６を含む種々の送付先に転送される。
これは、Ｇバス１９をり【ｌツク周期の第１期間にΔバ
ス１１２として作用さＵｏ、第１期間と重複しないりＣ
ｌツク周期の第２期間にＯバス１１３として作用させ、
従ってクロック周期の１サイクルにＧバス１９を時分割
して実行される。これを実行ずろためには、第３図に示
すように、ＧバスをＡバスとし、Ｇバスを０バスとする
２個の信号がクロック回路で発生される。ＧバスをＡバ
スとずろ信号発生中には、種々のソースの１個からのデ
ータがライン１１２によってＡＬＵに供給される。
ス１１２として作用さＵｏ、第１期間と重複しないりＣ
ｌツク周期の第２期間にＯバス１１３として作用させ、
従ってクロック周期の１サイクルにＧバス１９を時分割
して実行される。これを実行ずろためには、第３図に示
すように、ＧバスをＡバスとし、Ｇバスを０バスとする
２個の信号がクロック回路で発生される。ＧバスをＡバ
スとずろ信号発生中には、種々のソースの１個からのデ
ータがライン１１２によってＡＬＵに供給される。
また、ＧバスをＡバスとＶる信号発生中にはレジスタか
らのデータが安定でなければならない。従って、このデ
ータが第３図に示すようにＧバスの前記間をＡバスとす
る間にラッチできるように、ラッチ１１５が形成されて
いる。このラッチ１１５は、ラッチ入力ラインｌ１７に
よってＧバス内のデータがラッチされ、その出力が選択
器＋１６で選択される。選択ｒＪ １１６は、ＡＭＥＭ
１５からのデータも選択して、選択器ツノをＡＬＵＩＩ
Ｉに供給している。する選択回路１６に供給される。
らのデータが安定でなければならない。従って、このデ
ータが第３図に示すようにＧバスの前記間をＡバスとす
る間にラッチできるように、ラッチ１１５が形成されて
いる。このラッチ１１５は、ラッチ入力ラインｌ１７に
よってＧバス内のデータがラッチされ、その出力が選択
器＋１６で選択される。選択ｒＪ １１６は、ＡＭＥＭ
１５からのデータも選択して、選択器ツノをＡＬＵＩＩ
Ｉに供給している。する選択回路１６に供給される。
反対の方向において、ＧバスをＯバスとする間に、Δ１
、ｔＪｌｌｌからのデータを駆動する駆動器１１４が、
このソース（ＡＩ、Ｕｌｌｌ）からのデータをレジスタ
１１９を含む種々の他のどの送付先にら供給でき、次の
周期において、Ｇバス１９に取付られるどのゲートアレ
イら同様に八ＭＥＭ １５に書込むことができる。
、ｔＪｌｌｌからのデータを駆動する駆動器１１４が、
このソース（ＡＩ、Ｕｌｌｌ）からのデータをレジスタ
１１９を含む種々の他のどの送付先にら供給でき、次の
周期において、Ｇバス１９に取付られるどのゲートアレ
イら同様に八ＭＥＭ １５に書込むことができる。
勿論、本発明は、クロック周期の２個の期間中に、どの
ゲートアレイがソースのデータとして選択され、どのゲ
ートアレイが送付先のデータとして選択されたかを決定
するためにデコーダ１１８が使用されている。このデコ
ーダがマイクロコード領域で制御される。
ゲートアレイがソースのデータとして選択され、どのゲ
ートアレイが送付先のデータとして選択されたかを決定
するためにデコーダ１１８が使用されている。このデコ
ーダがマイクロコード領域で制御される。
「発明の効果」
本発明によれば、ビン数が制限されたゲートアレイを複
数個使用できて、ブ【１セツザ自身を小形に形成できる
利点が得られる。
数個使用できて、ブ【１セツザ自身を小形に形成できる
利点が得られる。
第１図は本発明による基本シンボリック処理システムの
ブロック図、第２図は第１図に示す本発明によるプロセ
ッサの詳細ブロック図、第３図は本発明による多重バス
のタイミング図である。 ｌＯ・・・ブ【１セツザ、２０・・・主メモリ、３０・
・・Ｉ１０制御器、４０・・・しバス。
ブロック図、第２図は第１図に示す本発明によるプロセ
ッサの詳細ブロック図、第３図は本発明による多重バス
のタイミング図である。 ｌＯ・・・ブ【１セツザ、２０・・・主メモリ、３０・
・・Ｉ１０制御器、４０・・・しバス。
Claims (4)
- （１）プロセッサ内の種々のソースの１つからのデータ
を第１のバスによって受信し、操作の結果データを第２
のバスによって該プロセッサ内の種々の送付先の１つに
印加するデータバス回路を含むマイクロプログラム可能
なプロセッサを有するシンボリック処理システムにおい
て、 前記プロセッサは、前記データバス回路およびソースお
よび送付先を移植した複数のゲートアレイと、これらゲ
ートアレイ間でクロック周期においてデータ通信するた
めの内部バスと、この内部バスを前記クロック周期の第
１期間に第１のバスとして使用し、該クロック周期の未
重複の第２期間に第２のバスとして使用して、前記内部
バスの前記第１および第２のバスを時分割する制御手段
とを備えたシンボリック処理システム。 - （２）前記クロック周期の前記第１および第２期間に１
個のソースおよび１個の送付先を各々選択するマイクロ
コード語の部分を受信する手段を備えた特許請求の範囲
第１項記載のシステム。 - （３）マイクロプログラム可能なプロセッサが該プロセ
ッサ内の種々のソースの１つからのデータを第１のバス
によって受信し、操作の結果データを第２のバスによっ
て該プロセッサ内の種々の送付先の１つに印加するデー
タバス回路においてデータの操作を実行するシンボリッ
ク処理方法において、 前記データバス回路およびプロセッサのソースおよび送
付先が移植された複数のゲートアレイを形成し、これら
ゲートアレイに接続される内部バスを形成し、この内部
バスをクロック周期の第１期間に第１のバスとして使用
し、該クロック周期の未重複の第２期間に第２のバスと
して使用して、該内部バス上の前記第１および第２のバ
スを時分割することによって、該クロック周期における
内部バスによって該ゲートアレイ間でデータを移動させ
るシンボリック処理方法。 - （４）マイクロ命令の部分を使用して各クロック周期中
に１個のソースおよび１個の送付先を選択する特許請求
の範囲第３項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85206886A | 1986-04-15 | 1986-04-15 | |
| US852068 | 1986-04-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62251829A true JPS62251829A (ja) | 1987-11-02 |
Family
ID=25312431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092940A Pending JPS62251829A (ja) | 1986-04-15 | 1987-04-15 | シンボリツク処理システムおよび方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0242003A3 (ja) |
| JP (1) | JPS62251829A (ja) |
| AU (1) | AU7151787A (ja) |
| IL (1) | IL81764A0 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9419246D0 (en) | 1994-09-23 | 1994-11-09 | Cambridge Consultants | Data processing circuits and interfaces |
| GB2294137B (en) * | 1994-09-23 | 1997-01-15 | Cambridge Consultants | Data processing apparatus with external interface |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1192373A (en) * | 1966-06-02 | 1970-05-20 | Automatic Telephone & Elect | Improvements in or relating to Data Processing Devices |
| GB1426748A (en) * | 1973-06-05 | 1976-03-03 | Burroughs Corp | Small micro-programme data processing system employing multi- syllable micro instructions |
| DE3104255A1 (de) * | 1980-02-11 | 1982-04-08 | Western Electric Co., Inc., 10038 New York, N.Y. | Digitaler pipeline-prozessor mit gemeinsamem daten- und steuerbus |
-
1987
- 1987-03-04 IL IL81764A patent/IL81764A0/xx unknown
- 1987-04-14 EP EP87200695A patent/EP0242003A3/en not_active Withdrawn
- 1987-04-14 AU AU71517/87A patent/AU7151787A/en not_active Abandoned
- 1987-04-15 JP JP62092940A patent/JPS62251829A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| IL81764A0 (en) | 1987-10-20 |
| AU7151787A (en) | 1987-10-22 |
| EP0242003A2 (en) | 1987-10-21 |
| EP0242003A3 (en) | 1989-11-08 |
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