JPS6224878B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は記憶装置に係り、特に多ビツト同時書
き込み方式の記憶装置に関する。

この種の従来のたとえば２ビツト同時書き込み
方式の記憶装置は、第１図に示すように構成され
ていた。即ち、１１はアドレスバツフア回路であ
り、インバータ１およびノア回路２，３よりな
り、アドレス選択入力信号を波形整形して相補型
の論理信号P₁，P₂を出力する。５はメモリブロツ
クであり、第１、第２のサブブロツク５_１，５_２
よりなり、このサブブロツク５_１，５_２に対応し
て第１、第２の書き込み回路６_１，６_２が設けら
れている。この書き込み回路６_１，６_２は、対応
して前記論理信号P₁，P₂により制御され、論理信
号レベルがたとえば“高”のときデータ入力を対
応するサブブロツク内のセルに書き込む。この場
合、論理信号P₁，P₂は相補的であり、サブブロツ
ク５_１，５_２のどちらかのセルしか書き込みが行
われない。

以上はアドレス入力信号を通常の論理レベル、
即ち電源電圧（Vcc）以下の振幅で駆動した場合
の動作である。これに対して、上記アドレス入力
信号をVccより充分高くしたときには、高電位検
知回路４が検知動作し、その信号出力P₀が“低”
レベルになる。これによつて、アドレスバツフア
回路１１のノア回路２，３は共に出力レベルが
“高”になり、書き込み回路６_１，６_２は同時に
活性化される。したがつて、サブブロツク５_１，
５_２内に並列に同じデータが書き込まれる。

上述したように多ビツト同時書き込みを行なう
ことは、読み出しに比べて書き込みに時間がかる
かる記憶素子、例えば紫外線消去型読み出し専用
記憶装置（EPROM）等には特に有効である。

しかし、上述した第１図の回路は、アドレス入
力をVccよりも充分高くして同時書き込みを行な
つたのちセルの書き込み内容を読み出す際に、ア
ドレスバツフア回路１１の同時書き込み機能を解
除したのち通常の読み出しモードに戻さなければ
ならず、アドレス入力波形を第２図に示すように
３値に制御しなければならない。このために同時
書き込み用の外部回路の設計が難しくなり、アド
レス入力波形が安定するのに時間がかかり、結
局、短縮するはずの書き込み、読み出しの時間が
短縮できなくなることになる。このように、書き
込み内容を確認するための読み出し（ベリフア
イ）に際して、上記したようなアドレス波形を使
用するので、結果的に読み出し時間が短縮されな
いという欠点がある。

本発明は上記の事情に鑑みてなされたもので、
装置内部で通常使用する信号を利用して、同時書
き込み後の読み出し時に同時書き込みのための回
路機能を自動解除するように制御することによつ
て、アドレス入力波形を簡単化でき、短時間にし
かも容易に読み出しが可能な記憶装置を提供する
ものである。

以下、図面を参照して本発明の一実施例を詳細
に説明する。

第３ａにおいて、３０はアドレスバツフア回
路、３１は高電位検知回路であり、第３図ｂにお
いて、５_１，５_２はメモリブロツクを形成する第
１、第２のサブブロツク、３３はセンスアンプ、
３４_１，３４_２は書き込み回路である。

上記高電位検知回路３１は、インバータI₁〜I₃
と、同じくインバータI₄の出力側にエンハンスメ
ント型Ｅのリセツト用トランジスタT₀が並列接
続されてなるノアゲートとが縦続持続されてな
る。なお、説明の都合上、インバータはＮチヤン
ネルプロセスによるＥ／Ｄ型を図示しており、エ
ンハンスメント型のトランジスタＴ_E，Ｔ_pの閾値
は0.6V、デプレツシヨンＤ型トランジスタＴ_Dの
閾値電圧は−3.0Vである。また、電源Vcの電圧
は5V、基準電位VsはOvである。そして、初段の
インバータI₁にアドレス信号Ainが入力され、前
記リセツト用トランジスタＴ_pのゲート入力とし
てリセツト信号Ｆが導かれる。このリセツト信号
Ｆは、記憶装置内部で通常使用されるものであつ
て、書き込み時のみ低レベルになり、このとき以
外は高レベルになつてリセツト用トランジスタＴ
_pをオンさせ、高電位検知回路３１の出力信号P₀
を低レベルにリセツトするためのものである。ま
た、前記初段のインバータI₁は、アドレス入力
AinがVc電圧に比べて充分高電位（たとえば12V
以上）のときを検知するためのものであり、その
Ｄ型トランジスタＴ_DとＥ型トランジスタＴ_Eとの
ベータ比は、閾値電圧が高くなるように設定され
ている。なお、２〜４段のインバータI₂〜I₄は波
形整形用である。

一方、アドレスバツフア回路３０は、アドレス
入力Ainが導かれるインバータI₅に波形整形用の
インバータI₆，I₇が縦続接続され、このインバー
タI₆，I₇によりバツフアゲートBF₁，BF₂が相補的
に駆動されるようになつている。そして、さらに
上記インバータI₆，I₇の出力側に対応してＥ型ト
ランジスタT₁，T₂が並列接続され、これらのゲ
ートには前記高電位検知回路３１の出力信号P₀が
導かれている。なお、上記インバータI₆とトラン
ジスタT₁とによりノアゲートが形成され、イン
バータI₇とトランジスタT₂とによりノアゲートが
形成されている。

一方、サブブロツク５_１，５_２はたとえば
EPROMを構成しており、トランジスタＴ_FG群は
そのメモリセルである。そして、第１のサブブロ
ツク５_１に対応する列選択用トランジスタTc₁群
の一括接続点A₁とセンスアンプ２３との間に
は、前記バツフアゲートBF₁の出力信号によ
りゲート制御されるＥ型のトランジスタT₃₁が挿
入されている。また、第２のサブブロツク５_２に
対応する列選択用トランジスタTc₂群の一括接続
点A₂とセンスアンプ２３との間には、前記バツ
フアゲートBF₂の出力信号Ainによりゲート制御
されるＥ型のトランジスタT₃₂が挿入されてい
る。

一方、書き込み回路３４_１において、NA₁はデ
ータ入力および前記バツフアゲートBF₁の出力信
号が導かれるナンドゲート、I₈はこのゲート
NA₁の出力が導かれるインバータ、T₃₃はこのイ
ンバータI₈の出力によりゲート制御され、高電圧
電源Vpと前記一括接続点A₁との間に挿入された
Ｅ型のトランジスタである。

同様に書き込み回路３４_２は、データ入力およ
び前記バツフアゲートBF₂の出力が導かれるナン
ドゲートNA₂と、インバータI₉と、高電圧電源Vp
と一括接続点A₂との間に挿入されたＥ型のトラ
ンジスタT₃₄から成る。

次に、上記構成における動作を説明する。先ず
通常動作時においては、アドレス入力Ainは通常
レベルであり、このアドレス入力Ainに応じてア
ドレスバツフア回路３０のバツフアゲートBF₁，
BF₂のいずれか一方から“高”レベルの出力が得
られる。このとき読み出しモードであれば、トラ
ンジスタT₃₁，T₃₂のいずれか一方がオンにな
り、サブブロツク５_１，５_２のいずれか一方から
読み出された情報がセンスアンプ３３に入力され
る。これに対してこのとき書き込みモードであれ
ば、データ入力が“高”レベルのとき、書き込み
回路３４_１，３４_２のいずれか一方によりサブブ
ロツク５_１，５_２のいずれか一方に書き込みが行
われる。すなわち、たとえばバツフアゲートBF₁
の出力信号が“高”レベルのときには、書き
込み回路３４_１においてナンドゲートNA₁の出力
が“低”になり、インバータI₈の出力がほぼVpp
（約21V）になり、書き込み用のトランジスタT₃₃
および列選択用トランジスタTc₁群の内の選択さ
れたトランジスタを通じてアドレス選択されたメ
モリセルにデータ書き込みが行われる。

なお、上記通常動作時において、高電位検知回
路３１は高電位入力がないため検知動作が行われ
ず、その出力信号P₀は“低”レベルになつてアド
レスバツフア回路３０のトランジスタT₁，T₂を
オフにするので、アドレスバツフア回路３０は通
常動作を行なう。

次に、同時書き込み動作について説明する。こ
のときにはアドレス入力Ainが12V以上になるた
め、高電位検知回路３１の出力信号P₀は“高”レ
ベルになる。このため、アドレスバツフア回路３
０のトランジスタT₁，T₂は共にオンになり、イ
ンバータI₆，I₇の出力は共に“低”レベルにな
る。したがつて、バツフアゲートBF₁，BF₂の出
力はほぼＤ型トランジスタＴ_Dの閾値電圧の絶対
値、すなわち3Vとなり、共に“高”論理レベル
になる。これによつて、書き込み回路３４_１，３
４_２のデータ入力が書き込み回路３４_１，３４_２
を通じてサブブロツク５_１，５_２へ同時に書き込
まれる。

この後、セルの書き込み内容をベリフアイする
ための読み出しに際して、前記信号Ｆが“高”レ
ベルになつて高電位検知回路３１を自動的にリセ
ツトしてしまう。したがつて、この同時書き込み
後の読み出しに際してアドレス入力波形のレベル
を通常の電圧（12V以下）に戻す必要がなく、ア
ドレス入力波形は第４図に示すようなものでよ
い。これは前述した第２図の実線で示す従来必要
としたアドレス入力波形に比べて簡単になつてい
る。

即ち、上述したような記憶装置によれば、装置
内部で通常使用する書き込み期間外に対応する信
号を利用し、同時書き込み後の読み出し時に高電
位検知回路を自動的にリセツトして同時書き込み
のための回路機能を自動解除するように制御して
いる。したがつて、上記読み出し時にアドレス入
力波形の高電位を通常電位に戻す必要がなく、読
み出しが短時間にしかも容易に行なえるようにな
る。このため、長い書き込み時間を要する記憶装
置、たとえばEPROMに本発明を適用すれば絶大
な効果を発揮することができる。

なお、本発明は上記実施例に限られるものでは
なく、スタテイツクRAM、Ｃ―MOS RAM、ダ
イナミツクRAM等の他の記憶装置にも本発明を
適用可能である。何故なら、これらの記憶装置は
読み出し、書き込みの高速化の必要からメモリブ
ロツクを複数のサブブロツクに分割していること
が多いからである。特に、大容量の記憶装置で
は、テスト時間短縮のために本発明の適用が非常
に重要になる。また、上記実施例は２ビツト同時
書き込みの場合を説明したが、さらに多くのビツ
トの同時書き込みにも本発明を適用できる。ま
た、ＮチヤンネルのＥ／Ｄ回路に限らず、Ｐチヤ
ンネル回路、Ｃ―MOS回路、ダイナミツク回路
等を用いて高電位検知回路、アドレスバツフア回
路等を実現した記憶装置にも本発明を適用可能で
ある。

また、上記実施例では、高電位検知回路３１に
よりアドレス入力Ainの高電位を検知することに
よつて同時書き込みを制御したが、これに代えて
第５図に示すように特定のパツド５０の信号と前
記信号Ｆとをノアゲート５１（たとえば第３図ａ
のインバータI₄とトランジスタT₀との組み合せと
同様なもの）に導き、このノアゲート５１の出力
信号P₀を第３図ａの高電位検知回路３１の出力と
同様にアドレスバツフア回路３０に導くようにし
てもよい。この場合には、同時書き込みに際して
パツド５０を“低”レベルにすれば（このとき信
号Ｆも“低”レベル）、ノアゲート５１の出力が
“高”レベルになつて前記実施例と同様の結果が
得られる。このようにして一旦書き込みが終る
と、パツド５０の入力を“高”レベルに固定して
アセンブリ化を行うことができる。この場合に
も、アドレス入力波形に対して従来のような３値
制御を行なう必要はない。

上述したように本発明によれば、同時書き込み
後の読み出し時に同時書き込みのための回路機能
を自動解除するようにしたので、アドレス入力波
形を簡単化でき、短時間にしかも容易に読み出し
が可能な記憶装置を提供できる。

【図面の簡単な説明】

第１図は従来の記憶装置を示す構成説明図、第
２図は第１図の装置のアドレス入力波形を示す
図、第３図ａ，ｂは本発明に係る記憶装置の一実
施例を示す回路図、第４図は第３図の装置のアド
レス入力波形を示す図、第５図は第３図ａの高電
位検知回路の変形例を示す回路図である。 ５_１，５_２……サブブロツク、３０……アドレ
スバツフア回路、３１……高電位検知回路、３４
_１，３４_２……書き込み回路、T₀……リセツト
用トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ ２つ以上のサブブロツクに分割されたメモリ
   ブロツクと、上記各サブブロツクに対応して設け
   られた複数の書き込み回路と、これらの書き込み
   回路を個別もしくは同時に選択する制御手段と、
   この制御手段による前記各書き込み回路の同時選
   択後の読み出し時に上記制御手段の同時選択機能
   を自動的に解除する解除手段とを具備することを
   特徴とする記憶装置。 ２ 前記制御手段は、各サブブロツクへの同時書
   き込みに際して入力される信号を検知する検知手
   段と、この検知手段の検知出力の有無に応じて前
   記各書き込み回路を同時もしくはアドレス入力に
   応じて個別に選択するアドレスバツフア回路とか
   らなり、前記解除手段は書き込み期間外に発生す
   る信号により上記検知手段をリセツトする回路で
   あることを特徴とする特許請求の範囲第１項記載
   の記憶装置。