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JPS62219813A - デジタル信号用ｍｏｓｆｅｔ集積遅延回路 - Google Patents

デジタル信号用ｍｏｓｆｅｔ集積遅延回路

Info

Publication number
JPS62219813A
JPS62219813A JP62054314A JP5431487A JPS62219813A JP S62219813 A JPS62219813 A JP S62219813A JP 62054314 A JP62054314 A JP 62054314A JP 5431487 A JP5431487 A JP 5431487A JP S62219813 A JPS62219813 A JP S62219813A
Authority
JP
Japan
Prior art keywords
channel
transistor
current
delay circuit
cmos inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62054314A
Other languages
English (en)
Inventor
ペーター・オレアリイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche ITT Industries GmbH filed Critical Deutsche ITT Industries GmbH
Publication of JPS62219813A publication Critical patent/JPS62219813A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
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  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Pulse Circuits (AREA)
  • Networks Using Active Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、信号の流れに対して直列に接続された複数
のインバータを具備しているデジタル信号用のＭＯＳＦ
ＥＴ集積遅延回路に関する。
［従来技術］ このような遅延ラインについてはヨーロッパ特許出願Ｅ
　Ｐ　−Ａ　−５９８０２号明細書に記載されている。
遅延時間はｎから１を選択する選択スイッチを介して２
番目毎のインバータの出力から取出すことによって与え
られる等しい間隔ステップで調節できる。
［発明の解決すべき問題点］ この発明の目的は、遅延時間を電気的に連続的に調節す
ることのできるデジタル信号用遅延回路を提供すること
である。
［問題点解決のための手段および作用］この目的は、Ｎ
チャンネルトランジスタおよびＰチャンネルトランジス
タの波間ｍｉｘ流路の直列接続によって形成されたＣＭ
ＯＳインバータを具備し、各ＣＭＯＳインバータに向か
って、電源の一方の端子と直列にＮチャンネルトランジ
スタの側にＮチャンネル定電流トランジスタが接続され
、電源の他方の端子と直列にＰチャンネルトランジスタ
の側にＰチャンネル定電流トランジスタが接続され、全
てのＮチャンネル定電流トランジスタはＮチャンネル多
重電流ミラーの一部を構成し、全てのＰチャンネル定電
流トランジスタはＰチャンネル多重電流ミラーの一部を
構成し、２個の電流ミラーの全てのトランジスタは調節
可能な基準電流に対して等しい大きさの電流を流すこと
のできるような大きさであるＭＯＳＦＥＴ集積遅延回路
にって達成される。
前述の従来の装置においては、インバータｉは抵抗とし
て接続された負荷トランジスタを備えた型式であり、２
個のインバータトランジスタは同じ導電型のものであっ
たが、この発明によればインバータをＣＭＯＳインバー
タとして設計することが可能であり、それらは２個の電
源端子間に定電流トランジスタを介して接続され所望の
連続的な遅延時間の調節が行われる。これは定電流トラ
ンジスタが等しい電流コンダクタンスになるような大き
ざとされ、これらの電流の振幅が基準電流を介して関連
して調節されることによって行われる。
以下、添附図面を参照して詳細に説明する。
［実施例］ 第１図の実施例においては、遅延ラインの第１の段１と
最後の段ｎが示されている。個々の段は次のような同一
の設計である。互いに接続されたゲートがデジタル信号
人力ｅｇを形成し、電流路の接続点がデジタル信号出力
ａｇを形成している通常のＣＭＯＳインバータＣを形成
するＮチャンネルトランジスタｎｔとＰチャンネルトラ
ンジスタル【の直列装置の、Ｎチャンネルトランジスタ
の側にＮチャンネル定電流トランジスタｎｃが、Ｐチャ
ンネルトランジスタの側にＰチャンネル定電流トランジ
スタルｃが電源Ｕの両端子間に直列に接続されている。
さらに、ｎｃ等の全てのＮチャンネル定電流トランジス
タはＮチャンネル多重電流ミラーｎｌ１１の一部を構成
しており、またｐｃ等の全てのＰチャンネル定電流トラ
ンジスタはＰチャンネル多＠電流ミラーｐ−の一部を構
成している。２個の電流ミラーｎｍ。
ｐａ＋の全でのトランジスタは調節可能な基準電ｉ１に
等しい大きさの電流を導くことができるような寸法とさ
れている。基準電流ｉの調節が可能であることは第１図
に示した実施例では電源端子ＵとＮチャンネル電流ミラ
ーｎｍの入力トランジスタｅｎとの間に接続された可変
抵抗ｒによって抽象化されている。しかしながら、入力
トランジスタｅｎに与えられる電流ｉはまた抵抗による
以外の方法で生成されてもよい。すなわち、例えば位相
ロックループ中の制御された量であってもよい。Ｐチャ
ンネル電流ミラーｐ−の入力トランジスタｅｐはＮチャ
ンネル電流ミラーｎｍの別に追加した定電流トランジス
タｎａにより与えられるそれ自身の電流ｉを有する。
この発明によれば、入力に供給される２進信号レベルＨ
またはＬに応じてＰチャンネルトランジスタルｔが導通
状態となりＮチャンネルトランジスタｎｔが非導通状態
となるか、あるいはＰチャンネルトランジスタルｔが非
導通状態となりＮチャンネルトランジスタｎｔが導通状
態となる特性を有するＣＭＯＳインバータが得られる。
ｌ−１／ＬまたはＬ／Ｈの信号の変化の場合に、信号値
がそのとき導通状態になろうとしている、まだ非導通状
態のトランジスタのゲートしきい値を越えるときその出
力に接続された次の段の入力キャパシタンスはそれぞれ
電流ｉによって充電または放電される。よく知られてい
るように、この放電は直線的に電流１に直接比例したス
ロープで行われる。したがって、入力信号変化は電流ｉ
に応じて１段毎に遅延され、遅延して各段の出力に切替
えられる。
第２図は別の実施例を示す。各段において、別のＣＭＯ
ＳインバータＣ′がＣＭＯＳインバータＣの電流路と並
列に接続されている。そのようにして各段は２個の入力
８１１１１　　（ＣＭＯＳインバータＣに属す）および
ｅｇ２　　（ＣＭＯＳインバータＣ−に属す）、および
２個の対応する出力を有する。
この遅延回路内において、同じ種類の入力および出力は
互いに接続されている。したがって、一つの段において
、反転および非反転入力信号が利用でき、それは第１図
の配置においては次のしかも一つの段でしか取出すこと
ができなかったものである。
この発明による遅延回路においては、パルスの立ち上が
りまたは立ち下がり縁部は互いによく適合している。さ
らに遅延回路の制御特性は製造過程に関係するパラメー
タとは無関係である。第２図に示された第２の実施例に
よって、１段の２個のインバータの１対の遅延時間は非
常に低い値に調整されることができ、特に１ナノ秒以下
にすることができる。それ故、遅延回路はまた非常に高
い信号周波数で使用するのに適している。これは特に実
現のために１．５マイクロメータの技術が使用される場
合に適用できる。遅延回路のレイアウトを注意深く設計
するとき、個々の段の遅延時間の変化は１％以下に維持
できる。
［発明の効果コ 以上のようにこの発明により遅延時間の連続的に変化で
きる遅延装置を得ることができる。さらに、この発明で
使用される電流ミラーにより、遅延時間の広範囲の変化
が得られ、例えば約１０倍の変化が得られる。また雑音
特性も非常に良好であり、これは電流ミラーの特性によ
るものである。
この発明の装置は前述の従来の技術の装置よりも低い雑
音レベルで動作する。
【図面の簡単な説明】
第１図はこの発明の１実施例の遅延装置の第１の段と最
後の段とを示し、第２図は別の実施例を示す。 ｎｔ・・・Ｎチャンネルトランジスタ、ｐｔ・・・Ｐチ
ャンネルトランジスタ、ｎｃ・・・Ｎチャンネル定Ｎ流
トランジスタ、ＯＣ・・・Ｐチャンネル定電流トランジ
スタ、ｎｌ・・・Ｎチャンネル電流ミラー、ｐｍ・・・
Ｐチャンネル電流ミラー。

Claims (2)

    【特許請求の範囲】
  1. （１）信号の流れに対して直列に接続された複数のイン
    バータを具備しているデジタル信号用のＭＯＳＦＥＴ集
    積遅延回路において、 ＮチャンネルトランジスタおよびＰチャンネルトランジ
    スタの被制御電流路の直列接続によつて形成されたＣＭ
    ＯＳインバータを具備し、 各ＣＭＯＳインバータに対して電源の一方の端子と直列
    にＮチャンネルトランジスタの側にＮチャンネル定電流
    トランジスタが接続され、電源の他方の端子と直列にＰ
    チャンネルトランジスタの側にＰチャンネル定電流トラ
    ンジスタが接続され、全てのＮチャンネル定電流トラン
    ジスタはＮチャンネル多重電流ミラーの一部を構成し、 全てのＰチャンネル定電流トランジスタはＰチャンネル
    多重電流ミラーの一部を構成し、 ２個の電流ミラーの全てのトランジスタは調節可能な基
    準電流に対して等しい大きさの電流を流すことのできる
    ような大きさであることを特徴とするＭＯＳＦＥＴ集積
    遅延回路。
  2. （２）各段において、前記ＣＭＯＳインバータの電流路
    と並列に別のＣＭＯＳインバータの電流路が接続され、
    各段において、前記ＣＭＯＳインバータまたは前記別の
    ＣＭＯＳインバータの出力が信号の流れの方向にある次
    の段の前記ＣＭＯＳインバータまたは前記別のＣＭＯＳ
    インバータの入力に接続されていることを特徴とする特
    許請求の範囲第１項記載のＭＯＳＦＥＴ集積遅延回路。
JP62054314A 1986-03-12 1987-03-11 デジタル信号用ｍｏｓｆｅｔ集積遅延回路 Pending JPS62219813A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP86103301.7 1986-03-12
EP86103301A EP0236525B1 (de) 1986-03-12 1986-03-12 Integrierte Isolierschicht-Feldeffekttransistor-Verzögerungsleitung für Digitalsignale

Publications (1)

Publication Number Publication Date
JPS62219813A true JPS62219813A (ja) 1987-09-28

Family

ID=8194956

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62054314A Pending JPS62219813A (ja) 1986-03-12 1987-03-11 デジタル信号用ｍｏｓｆｅｔ集積遅延回路

Country Status (4)

Country Link
US (1) US4806804A (ja)
EP (1) EP0236525B1 (ja)
JP (1) JPS62219813A (ja)
DE (1) DE3676297D1 (ja)

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