JPS62217493A

JPS62217493A - 半導体不揮発性記憶装置

Info

Publication number: JPS62217493A
Application number: JP61042383A
Authority: JP
Inventors: Hideki Arakawa; 秀貴荒川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-02-27
Filing date: 1986-02-27
Publication date: 1987-09-24
Also published as: KR900008941B1; DE3767579D1; EP0250060B1; US4799194A; EP0250060A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ＳＲＡＭセルと不揮発性メモリセルを１対１に組合せて
集積化した不揮発性記憶装置において、リコール時にワ
ード線を全選択としてビット線に所定の電位を与え、Ｓ
ｌ？八りのフリップフロップのノードを所定の状態にリ
セットする人制御回路を有し、リコール（Ｒｅｃａ　］
　］）を簡単かつ確実に行なう。

〔産業上の利用分野〕

本発明は、ＳＲＡＭセルと不揮発性メモリセルを１対１
に組合せて集積化した不揮発性記憶装置に係り、特にＣ
ＭＯ３Ｓ　ＲＡ　Ｍ構成のリコール（Ｒｅｃａｌｌ）を
簡単かつ確実に行なうための回路に関する。

〔従来の技術〕

不揮発性ランダムアクセスメモリとして知られるＮＶＲ
ＩＩＶＩは、Ｅｌ’！ｒ’ＲＯＭとＳＲＡＭをメモリセ
ル単位で１対１に対応させて集積して構成している。こ
のＮＶ１？ＡＭは、電源遮断時に５１７４Ｍに記憶され
ているデータをＥＥＦＲＯＭに退避しくストアし）、電
源投入時に再び呼び戻す（リコール）ように機能するも
のである。

第８図（ａ）、第９図（ａ）は従来のＮＶＲＡＭの一例
を示す回路図である。

第８図（ｂ）、第９図（ｂ）はそれぞれリコール（Ｒｅ
ｃａ　ｌ　］）時の電源Ｖｃｃ、、リコール信号ＲＣＴ
。

、制御信号Ｖｌ？のタイミング図である。

第８図（ａ）の回路についは特願昭５８−１９１０３９
号、第９図（ａ）の回路については特開昭５８−４５６
９７号に詳述されている。

第８図（ａ）、第９図（ａ）においてはディプレッジロ
ントランジスタＴ、、Ｔ２、エンハンスメントトランジ
スタ’ｒ３．Ｔ、がＳｌ？ＡＭセルを構成している。ま
た、不揮発性メモリセルは第８図（ａ）ではゲートＦＧ
がフローティング状態とされたＴ６により構成され、第
９図（ａ）ではＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ−ｇａ
ｔｅ　Ｔｕｎｎｅｌ　０ｘｉｄｅ　）構造のｌ・ランジ
スタによって構成される。

不揮発性メモリセルへのデータの書込みはＴ６、Ｔ７の
フローティングゲートへの電子の注入またはフローティ
ングゲートからの電子の放出を行なうことによって行な
われる。その結果、Ｔ６゜Ｔ７のしきい値が変り、Ｔ　
ｅ　＋　Ｔ７がＳ　ＲＡ　Ｉ’ｌのデータに応じてオン
又はオフ状態とされる。一方、リコール動作は以下のよ
うに行なわれる。即ち、第８図（ａ）では第８図（ｂ）
の如くリコール１−ランジスタＴ５がオンとされてから
電源ＶＣＣが立上げられる。この時、Ｔ６がオンしてい
ればノードＮ２が低レベルなのでＮ１の電位のみが上昇
し、Ｔ４がオン、Ｔ３がオフとなり、Ｎ１が高レベルＮ
２が低レベルとなる。一方、Ｔ６がオフしているときに
はＮ２がフローティング状態になっているのでＴ、〜Ｔ
４よりなるフリップフコツブの状態が一定に定まらない
。そこでＴ６がオフの時にばＴ６がオンの時とは反対の
状態にフリップフロップの状態が定まるように何らかの
手段をとらなければならない。そのため、従来はフリッ
プフロップの状態がアンバランスになるよ・）に回路を
構成していた。このフリップフロップ回路のアンバラン
ス状態は負荷ｌ−ランジスタＴ、、Ｔ２や容量ｃ、、Ｃ
２の大小によって設定される。例えば、負荷トランジス
タＴ、、Ｔ２のアンバランスは各々のトランジスタのチ
ャネル幅（Ｗ）とチャネル！（１，、）とによるＷ／Ｉ
−の大小関係で決められ、容ｔｔＣ＋、Ｃｚの容量値の
アンバランスはパターンの形状に伴って決められる。例
えば容量値をＣ７〉Ｃ２という関係にするとＴ６がオフ
しているときのリコール動作は以下のようにして行なわ
れる。即ち、電源電圧Ｖｃｃが立上がったときには容量
Ｃ，＞Ｃ２とすると、ノードＮ、の電位はノードＮ２に
比べて遅く立」二がのでノードＮ−よ■７レヘル、ノー
ドＮ２はＩ］レベルとなる。一方、Ｔ６がオンのときに
は前述したようにＮ２は強制的に■、レベルに抑えられ
るので、ノードＮ１がＨレベル、Ｎ２が１７レベルとな
る。またデイプレツショｙ　形の負荷トランジスタＴ、
、Ｔ２のチャネル幅Ｗとチャネル長しとの関係は、一般
にＷが大きい程流れる電流は大きくなり、Ｌが小さけれ
ば小さい程流れる電流は太き（なるので、Ｗ／Ｌの値は
即ち抵抗値の大小と等価であり、ｃ、、Ｃ２に大小関係
を持たせる代りに負荷即ちＷ／Ｌに大小関係をもたせて
上記のリコール動作を行なわせることもできる。第９図
（ａ＞の場合には、リコール時にＶｌ？が立上げられる
のでＴ７のオン・オフとＮＩ＋　Ｎ２のレベルとの関係
が第８図（ａ）とは逆になるだけであって、その他の基
本的動作は第８図（ａ）と同様である。つまり、Ｔ７が
オンのときにはＮ２が）Ｉレベル、Ｎ、がｒ７レベルと
なり、Ｔ７がオフのときにはこの逆となる。但し、容量
値の関係はｃ、＜Ｃ２の場合である。

Ｃ発明が解決しようとする問題点〕上記の構成のＮＶＲＡＭにおいては、容量Ｃ，，Ｃ２は
集積回路のレイアウト設計時において、パターンに伴っ
て必然的に決められる容量を理想とするが、実際にはノ
ーＦＮ＋に生ずる容量ＣＩはトランジスタＴ、、Ｔ３に
依存Ｌ７、ノー１’Ｎ２に生ずる容量Ｃ２はトランジス
タ゛Ｉ’２．’ｌ”今、Ｔ５゜′ｒ６等に依存するので
容量Ｃ２の方が大きくなってしまい、このためｃ、＞Ｃ
２の条件を満足させるためには容ＪｉＣ＋を意図的に大
きくする必要があり、その結果セル面積の増大を来して
いる。一方、負荷トランジスタＴ、、Ｔ２に差をつける
、即ち、例えば、Ｔ、＞Ｔ２とするためにはチャネル幅
又はチャネル長■２の寸法に差をつける必要があり、や
はり面積の増大を来している。さらに、Ｔ、とＴ２ある
いはＣ５と０２をアンバランスにするということは、Ｓ
ＲＡＭの特性としてノートＮ。

のＩ７レベルとノーｔ’Ｎｚの■７レヘルあるいはノー
ドＮ２のＨレベルとの関係（レベル自体及び充電速度）
が非対称となりその結果アクセスが遅くなるという問題
があり、またＴ、とＴ２のアンバランスではかなりのセ
ル電流のアンバランスを必要とするためにその結果消費
電流の増大を来すという問題がある。また、スタティッ
クメモリセル部のフリップフロップの負荷にディプレッ
ション形ＭＯ５Ｉ−ランシスタを使用すること自体、消
費電力が大きいという欠点がある。

そこで、ＣＭＯ３構成にすることにより、低電力化を図
ることが考えられる。しかし、この場合、リコール時に
フリップフロップのノードＮ、、Ｎ２を電源電圧をＯＶ
にすることにより、各々ＯＶにリセットしようとしても
ｐ−ｃｈエンハンスメンｌ−）ランジスタのしきい値ｖ
　ｔｈ、約−１■のところまでしか下がらず、結局ＩＶ
程度電圧が残ってしまう。そのためフリップフロップの
ノードＮ、、　　Ｎ２は例えばＯＶ、ＩＶでとまってし
まい平衡状態のｏｖ、ｏｖにはならない。このようにフ
リップフロップの完全リセットができないとリコール動
作不良となる危険性が生じる。

〔問題点を解決するための手段〕

本発明は上記のＮＶＲＡＭを低消費電力化するためにＳ
ＲＡＭセルをＣＭＯ３構成とすると、リコールの際にフ
リップフロップのノードをｏｖ、ｏｖの平衡状態にリセ
ソＩ・することが困難であるという問題を解決しようと
するものである。この問題解決のため、本発明者は種々
の考察、研究を重ね、リコールの際フリップフロップの
ノードを完全にリセットするという従来の方式自体を変
更することも含めて検討し、本発明をなすにいたったも
のである。

そして、本発明においては、不揮発性メモリトランジス
タに記憶されている情報をフリップフロップ側へリコー
ルする際のリセット期間に、ワード線を全選択とし、ビ
ット線に所定の電位を与え、前記フリップフロップのノ
ードを所定の状態にリセットする制御回路を具備せしめ
ることを特徴とする。その一つの態様においては、リコ
ール時に全ワード線を選択し、ビット線対より０■リセ
ット電位を供給して平衡状態にリセットする。また、他
の態様においては、リコール時に全ワード線を選択し、
ヒツト線対を所定の不平衡な状態にリセットし、リコー
ル動作を行なうものである。

〔作用〕

本発明の構成によれば、ＳＲＡＭにＣＭＯ３構成のセル
を用いることができ、消費電力を従来のディプレッショ
ン型の負荷トランジスタを用いた場合より大幅に低減す
ることが可能になると共に、リセットの不完全をなくし
、リコール不良を無くすことができる。

である。スタティックＲＡＭのセルをＳＴ、　ＥＥＦＲ
ＯＭセルのトランジスタをＴＭＭと表している。Ｂ　Ｌ
はピント線、ＷＩ、はワード線、Ｖｃｃは高位の電源電
圧、Ｖｓｓは低位の電源でこの場合接地電位０■である
。スタティックＲＡＭのセルのフリップフロップを構成
するトランジスタをＴＳＩ、ＴＳ２、ＴＬＲＩ　、ＴＬ
Ｒ２と指示する。ここでリコールトランジスタＴＡＲに
接続されるＳＩ？ＡＭのフリップフロップのノードＮ　
２　（ＩＩ＋の負荷のエンハンスメント型ｐ−ｃｈトラ
ンジスタがＴ　ＬＲ２であり、他方の負荷のエンハンス
メン１−型ｐ−ａｈ　）ランジスタがＴＬＲＩである。

各々は対応するｎ−ｃｈ　）ランジスタＴＳＩ、ＴＳ２
と直列接続されて相補型インバータをなし、それらイン
バータ対が交差接続されてフリップフロップを構成して
いる。リコールトランジスタＴＡＲのゲートにリコール
制御信号ＡＲＣが印加される。Ｓはストア用回路であり
、本発明はリコールに係るものであり、その構成は従来
と同しであるので特に説明しない。

以上の構成において、スタティックＲＡＭ側からＩＥＢ
ＰＩＩＯＭ側にデータを退避する動作（ストア）は従来
と全く同様である。一方、スタティックＲＡＭ側からＥ
ｌ’！ＰＲＯＭ側にデータをリコールする動作は以下の
ように行なわれる。

■　ビット線電圧ＶＢＬ＝ＯＶ、ビット線ＶＢＬ（バー
）＝Ｖｃｃとしてワード線を立ち上げる（Ｖ縁Ｉ、−Ｖ
ｃｃ）。それにより、ノードＮｌの電圧ＶＮ１＝０■、
ノードＮ２の電圧Ｖ　Ｎ２＝　Ｖ　ｃｃにリセットする
。

■　リコール信号・ＡＲＣをハイに引き上げ（、Ｖ　Ａ
ＲＣ＝Ｖｃｃ）ると、Ｆ、ＥＰＲＯＭのセルのオン、オ
フに応じ７　Ｖ　Ｎｌ、ＶＮ２が変る。

即ち、第１図の場合（イ）ＥＥＰＲＯＭのセルがオンの時→■旧−Ｖ　Ｃ０
％　ＶＮ２＝　ＯＶ（ｏ　）　ＥＥＰＲＯＭノセ／ｌ、がオ’７（７）時−
ＶＩＩＩ＝　ＯＶ、　ＶＮ２＝　Ｖ　ｃｃ第１図（ｂ）には実施例の回路の動作波形図を示してい
る。

なお、ハンチング部はＮｌまたはＮ２の電位がＬレベル
がＨレベルか不定であることを示す。なお、ＡＲＣは図
示−のようにワード線ＷＬの立下がりの前に加えてもよ
い。

第１図（ｂ）から明らかなように前記（イ）のＥＥＰｌ
？ＯＭのセルがオンの場合（情報「１」が入っていると
する）はＥＦ！ｅＲＯＭのＦＧにプラスチャージが入っ
ているのでＴＭＭはオンで、リコール時に信号へＩ？Ｃ
がＴ（レベルになりリコールトランジスタＴＡＩ？がオ
ンになると、ノードＮ２はＴＡ＋？、ＴＭＭを介して接
地側（ＧＮＩ））に接続される。

したがって、ＳＩ？ＡＭのセルのノードＮ１．Ｎ２がそ
れぞれＨレベル、■、レベルであった時には、リコール
動作によりそのままの状態にセットされる。

一方、ＳＲＡＭのノードＮ１．Ｎ２がそれぞれ１７レベ
ル、Ｈレベルであった時には、ノードＮ２から電流が接
地側に流れ出し、フリップフロップが反転してＮ１．Ｎ
２がそれぞれＨレベル、■、レベルとなる。即ち、これ
らはリコール動作によりＨＥＰｌ？ＯＭのセルの「１」
がＳＲＡＭのセルに復元されることを意味する。

また、前記（ロ）のＥＥＦＲＯＭのセルがオフ（情報「
０」を保持するとする）の場合はＦＧにマイナスチャー
ジが入っているのでＴＭＭがオフであり、リコールトラ
ンジスタＴＡＲがオンとなってもノードＮ２は接地側Ｇ
ＮＤと遮断される。従って、リコール時に信号ＡＲＣが
Ｈレベルになり、ＴＡＲがオンになってもＳＲＡＭのセ
ルの状態はそのまま保持され、■旧−ＯＶ、　ＶＮ２＝
Ｖｃｃテある。即ち、これはリコール動作により［！Ｅ
ＦＲＯＭのセルの「０」がＳｔ？八Ｈへセルに復元され
ることを意味する。

但し、以上のような実施例の動作を保証するためには、
フリップフロップの負荷のトランジスタＴ１．Ｒ２と（
ＴＡＲ＋ＴＭＭ）とのレシオをとっておくことが必要で
ある。ＴＬＲ２が流せる電流値に対して、Ｔ　ＡＲ＋　
Ｔ　ＭＭが流せる電流値を大きく適当なレシオをとって
おき、ノードＮ２のデータを早く抜くようにしてノード
Ｎ２の電位をはっきり下げないと、ｐ−ｃｈの負荷トラ
ンジスタがオンしてフリップフロップが逆にセントされ
る虞が生じるからである。

通常以下の条件を満たせばよい。

ＴＬＲ２の（Ｗ／Ｌ） □≦１／２　　　＋１１Ｔ　ＡＲ＋　Ｔ　ＭＭの　（Ｗ／　Ｌ　）（但Ｗはチャ
ネル幅、Ｌはチャネル長）ここで、ＴＬＲ２はｐ−ｃｈ
エンハンスメントトランジスタである関係でキャリアの
移動度がｎ−ｃｈのトランジスタより小さいため（１）
式のようにレシオが比較的に小さくても良い。

次に第２図に本実施例の前記■のリコール動作時のリセ
ットを行なうための回路構成を示す。第２図において、
１は行（ｌｉｏｎ）デコーダ、２は列（Ｃｏｌｕｎ＋ｎ
）デコーダ、３．４はセルロート°のトランジスタ、５
はセルロード制御ｌ・ランジスク、６．７，８はＮＡＮ
Ｄゲート、９はセンスアンプ及び書込み回路である。ま
た、ＡＲＩバー（バー二反転信号を指示するものとする
。以下間し）、ＡＲ２，ＡＲ２バー、ＲＣ，ＲＣバーは
制御信号である。その他、第１図と同一箇所には同一符
号で指示している。

また第３図に第２図の回路の動作波形図を示している。

第２図と第３図を対応して説明すると、リコール時に、
先ずリコールモード信号ＲＣを立ち上げる。それにより
、ゲート８′の出力はＨレベルとなり、インバータを介
してＬレベルが出力ゲ−１−ＣＯＬに与えられ、ＣＯＬ
は閉し、センスアンプ及び書込み回路９とビット線とを
切り離す。

次に信号ＡＲ２を立ち上げるとセルロードのトランジス
タ３はオフ、トランジスタ５はオンになるからビット線
Ｂ　Ｌはトランジスタ５を介して接地され０■になる。

一方、ビット線ＢＬバーの方はセルロードのトランジス
タ４を介し高位の電源電圧Ｖｃｃに引き上げられる。次
に、信号ＡＰＩを立ち上げると、その間ゲート７の出力
がＨレベルになり、全ワード線ＷＬが選択状態（Ｈレベ
ル）となり、ワードトランスファーゲ・−トのトランジ
スタＴＷＯ，ＴＷ２がオンして、前記ピント線ＢＴ７．
Ｂ■７バーのＯＶ、Ｖｃｃに応じて、ＳＲＡＭセルＳＴ
のフリップフロップのノードＮｌ、Ｎ２がそれぞれＯＶ
、Ｖｃｃにリセットされる。この状態でリコール制御信
号ＡＲＣがＩ、レベルに転じ、全ワード線ＷＬが１７レ
ベルになって、ワードトランスファーゲートＴＷＩ、Ｔ
目がオフとなり、ＳＲＡＭセルＳＴのフリップフロップ
がビット線から切り離される。この状態でリコール制御
信号ＡＲＣＡ（Ｈレベルになると、リコールｌ・ランジ
スタＴＡＲがオンとなり、旺ＰＲＯＭのセルに情報「１
」が入っている（ＦＧにプラスチャージが入っている）
ときＴＭＭがオンで、ノー１’Ｎ２は接地される。した
がって、ＳＲＡＭのセルのノードＮｌ、Ｎ２がそれぞれ
Ｈレベル、Ｌレベルであった時には、リコール動作によ
りそのままの状態でセットされ、ＳＲＡＭのノードＮｌ
、Ｎ２がそれぞれＬレベル、Ｈレベルであった時には、
フリップフロップが反転してＮｌ、Ｎ２がそれぞれＨレ
ベル、Ｌレベルとなる。

また、ＥＥＦＲＯＭのセルが情報「０」を保持する場合
（ＦＧがマイナスチャージを持つ）はＴＭＭがオフであ
り、リコールトランジスタＴＡＲがオンとなってもノー
ドＮ２はＶｓｓと遮断されており、ＳＲＡＭのセルの状
態はそのままセットされ、ノードＮｌ、Ｎ２の電位Ｖ　
Ｎ１＝　ＯＶ、Ｖ　Ｎ２＝　Ｖ　ｃｃである。

第４図（ａ）に本実施例のリコール動作に必要なタイミ
ングを発生するための回路構成を示し、第４図（ｂ）に
その動作波形図を示している。

第４図（ａ）の回路は入力にフリップフロップを備え、
■から■のタイミング信号を発生するタイミング発生回
路（インバータ、ダイオード接続のディプレッション型
ＭＯ３）ランジスタとキャパシタからなる）を有し、フ
リップフロップの入力にリコールパルスが印加され、ま
た最終段のタイミング発生回路の出力■をフリップフロ
ップに帰還してリセットするようになっている。そして
、タイミング発生回路の出力信号■と■を入力とするＮ
ＡＮＤゲート出力の反転信号として信号ＡＲ２を得、■
と■とを入力とするＮＯＲゲート出力として信号ＡＰＩ
を得、■と■を入力とするＮ。

Ｒゲート出力として信号ＡＲＣを得、フリップフロップ
の出力■より信号ＲＣを得ている。

第５図は本発明のＮＶＲＡＭの他の実施例の回路図であ
る。各部の符号は第１図と同一部分に同一符号を付して
いる。

第１図（ａ）の構成ではリコール時には接地側（ＧＮＤ
）に電流を流したが、第５図の場合にはリコール時に外
部から電流を流し込む。この場合リコール時には電圧Ｖ
ＳＴ／ＲＣＬを外部から与えて電流を流し込み、ストア
時には例えば０■と２２ｖの２種類の電圧を用いる。不
揮発性メモリトランジスタＴ７は第り図（ａ）に示すよ
うなトランジスタＴＭＭとストア用回路Ｓの一部が一体
となった構造のトランジスタであり、第９図（ａ）のＴ
７に対応する。リコール時Ｐ　ＲＧ／ＲＣＬによリコン
トロールゲートがＨレベルになり、フローティングゲー
トＦＧの電荷のプラス、マイナスによりオン、オフする
。この場合光の実施例と反対に不揮発性メモリトランジ
スタＴ７が情報「１」を持つときフローティングゲート
にマイナスチャージが入っておりＴ７はオフであり、情
報「０」を持つときフローティングゲートにプラスチャ
ージが入っておりＴ７はオンである。したがって、フリ
ップフロップのリセット時に第１図＜ａ＞の場合と逆に
ノードＮ１をＨレベル、Ｎ２をＯＶにリセットしく先の
実施例と同じくワード線を全選択にして先の実施例と反
対にＢ　ＬにＨレベル、ＢＩ７バーにＩ７レベルを与え
れば良い）、リコール時にＶ　ＳＴ／　ＩＩｃＩ、をＶ
ｃｃにして、Ｔ７がオンの時に電流をフリップフロップ
のノードに流すようにすれば、ＥＲＦＲＯＭセルの情報
をＳＲＡＭセルに復元することができる。

本発明の更に他の実施例を第６図に示す。各部の符号は
先の第１図と統一している。この実施例においても、先
の各実施例とリコール動作時にワード線を全選択にして
ピント線に所定の電位を与えフしブフロソプをリセット
するこ易化いては共通である。しかし、この実施例はリ
コールの際のＳＲＡＭセルのリセットで、フリソブフロ
ンブのノー）”Ｎｌ、Ｎ２を共にＯｖにしようとするも
のである。そのため、本実施例においては、リコールモ
ードに入ってＳＲＡＭセルのフリソブフロンブをリセッ
トする期間に全ワード線ＷＬを選択し、ピッ（・線ＢＬ
、ＢＬバーよりＯｖリセント電位をフリソフ゛フロップ
にイ共給するようにしでいる。その（多は従来通りにリ
コール動作を行なうことができ、例えば、フリップフロ
ップを前記従来例のようにアンバランスな構成としてお
き、電源電圧Ｖｃｃの立ち上りでノードＮ２の方がＮ、
より早く電位が上昇するようにしておき、リコールモー
ド信号ＲＣＬの印加でトランスファーゲートのトランジ
スタＴ　ｌｉ’ｃＬをオンすれば、［ＥＩＥＰ＋？ＯＭ
のセルのトランジスタＴＭＭがオンかオフかに応じてフ
リップフロップをセントし、情報を復元することができ
る。

或いは、第６図のようにフリップフロップをアンバラン
スに構成することに代えてさらに他の実施例として第７
図に示す回路構成のように、フリップフロップの電源電
圧ＶＣＩ、ＶＣ２の印加タイミングをずらし、フリップ
フロップの動作にアンバランスを導入するようにしても
良い。即ち、ＥＥＰＩＩ叶セルのトランジスタＴ６がオ
フしている場合には、ＥＥＦＲＯＭセルのトランジスタ
がオンしている場合とは逆の状態にフリップフロップの
状態が設定されるようにフリップフロップのｐ−ｃｈ）
ランジスタのＴ１．ｌ？１　、　ＴＬＲ２に対する電源
電圧ＶＣＬＶＣ２の印加タイミングをずらすようにすれ
ば良い。

なお、第６図、第７図の実施例に関して、リコール時に
電流を接地側に流す例で示したが、リコール時に外部か
ら電流を流し込む構成（第５図に対応する）も可能なこ
とは明らかであろう。

〔発明の効果〕

本発明によれば、ＮＶＲＡＭ　（７）　ＳＲＡＭセ）Ｌ
、を０ＭＯ３構成として、消費電力を従来のディプレッ
ション型の負荷トランジスタを用いた場合より大幅に低
減すると共に、リコール動作不良の虞を無くすことがで
きる。また、その構成は従来に比較して簡単であり、リ
コール動作も確実である。

【図面の簡単な説明】

第１図（ａ）、　　（ｂ）はそれぞれ本発明の実施例の
回路要部を示す図、及びその動作波形図、第２図は本発
明の実施例のリコール時のリセット動作を行なう構成を
示す回路図、第３図は本発明の実施例の動作波形図、第
４図（ａ）、　　（ｂ）はそれぞれ本発明の実施例に必
要なタイミングを発生する回路及びタイミング波形図、
第５図は本発明の他の実施例の回路図、第６図は本発明
のさらに他の実施例の回路図、第７図は本発明のさらに
他の実施例の回路図、第８図（ａ）、　　（ｂ）はそれ
ぞれ従来例の回路図及び動作波形図、第９図（ａ）、、
（ｂ）はそれぞれ他の従来例の回路図、及び動作波形図
である。ＳＴニスタテイックＲＡＭのセルＴ　ＭＭ　：　Ｉ！ＥＰＲＯＭのセル０トウンシ５′ス
タＢ　Ｌ　：ビット線ＷＬ：　ワード線Ｖｃｃ：高位の電源電圧Ｖｓｓは低位の電圧ＴＡＢはリコールトランジスタ＾ＲＣ：リコール制御信号ＴＬＩＩＩ、ＴＬＲ２：　ＳＲＡＭのフリップフロ・ン
ブのノードＮｌ、Ｎ２側のエンハンスメント型ｐ−ｃｈ
　ｌ−ランジスタ

Claims

【特許請求の範囲】一対の相補型インバータを交差接続して成るフリップフ
ロップを含みワードトランスファーゲートを介して情報
をビット線に読出し、或いはビット線の情報を書込むよ
うに構成されたセルと、記憶情報に応じてオン、又はオ
フとなる不揮発性メモリトランジスタと、該不揮発性メモリトランジスタの記憶情報を該フリップ
フロップにリコールするときに該フリップフロップと不
揮発性メモリトランジスタとを接続せしめるトランスフ
ァーゲートと、該不揮発性メモリトランジスタに記憶されている情報を
該フリップフロップ側へリコールする際のリセット期間
に、ワード線を全選択とし、ビット線に所定の電位を与
え、前記フリップフロップのノードを所定の状態にリセ
ットする制御回路とを具備することを特徴とする半導体
不揮発性記憶装置。