JPS62191910A - クロツク制御方式 - Google Patents
クロツク制御方式Info
- Publication number
- JPS62191910A JPS62191910A JP61034376A JP3437686A JPS62191910A JP S62191910 A JPS62191910 A JP S62191910A JP 61034376 A JP61034376 A JP 61034376A JP 3437686 A JP3437686 A JP 3437686A JP S62191910 A JPS62191910 A JP S62191910A
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- JP
- Japan
- Prior art keywords
- clock
- input
- signal
- stop signal
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック制御方式に関し、特に複数の周期のク
ロックを持つコンビエータ等のクロック制御方式に関す
る。
ロックを持つコンビエータ等のクロック制御方式に関す
る。
従来、この種のクロック制御方式にクロック停止信号を
クロックに同期させて制御していた。しかし、近年では
技術の進歩により超高速コンピュータにおけるクロック
の周期は数ナノ秒のオーダーになってきている。このＬ
つな高速なりロック周期を持ったシステムでにクロック
停止信号をクロックに同期して入力するのは非常に困難
である。
クロックに同期させて制御していた。しかし、近年では
技術の進歩により超高速コンピュータにおけるクロック
の周期は数ナノ秒のオーダーになってきている。このＬ
つな高速なりロック周期を持ったシステムでにクロック
停止信号をクロックに同期して入力するのは非常に困難
である。
このためクロック停止信号にクロックとに非同期の信号
として入力し、同期化回路に工りクロックに同期化して
制御することになる。
として入力し、同期化回路に工りクロックに同期化して
制御することになる。
上述しｔクロック制御方式に分周クロックを停止させる
場合、停止状態におけるクロックの信号レベルが論理″
１”になるか論理１０＃になるか特定することはできな
い定め、後のクロック制御が大きな制約を受けることに
なる。たとえば、負論理音用い、論理″″０＃から論理
′″１”への切り換りをクロックエツジとするエツジト
リガタイプのフリップフロップを用いるシステム金側に
取って説明すると、この種のシステムでに個々のユニッ
トに分配するクロック’１ＡＮＤ回路の一万の入力とし
。
場合、停止状態におけるクロックの信号レベルが論理″
１”になるか論理１０＃になるか特定することはできな
い定め、後のクロック制御が大きな制約を受けることに
なる。たとえば、負論理音用い、論理″″０＃から論理
′″１”への切り換りをクロックエツジとするエツジト
リガタイプのフリップフロップを用いるシステム金側に
取って説明すると、この種のシステムでに個々のユニッ
トに分配するクロック’１ＡＮＤ回路の一万の入力とし
。
他方を制御信号としてユニット毎に制御する。この場合
クロックは停止信号に工す論理′″０”で停止している
のが望ましい。論理＠″Ｏ”で停止していれば個々の制
御信号が動作してもクロックは論理＠Ｏｍに固定され停
止している。しかしクロックが停止信号にＬシ論理′ｍ
１＃で停止した場合は個々の制御信号が動作したときク
ロックが動いてしまうため個々の制御信号の制御が大き
な制約を受ける。
クロックは停止信号に工す論理′″０”で停止している
のが望ましい。論理＠″Ｏ”で停止していれば個々の制
御信号が動作してもクロックは論理＠Ｏｍに固定され停
止している。しかしクロックが停止信号にＬシ論理′ｍ
１＃で停止した場合は個々の制御信号が動作したときク
ロックが動いてしまうため個々の制御信号の制御が大き
な制約を受ける。
本発明のクロック制御方式に基本クロックと、該クロッ
クを分周して得られる１又に複数種類の分周クロックと
金持ち、前記全ての極類のクロックを停止せしめる停止
信号を持つクロックシステムにおいて、前記クロックと
非同期の関係にある前記停止信号を入力とする複数段の
フリップフロップよ構成る同期化回路と、該同期化回路
の出力を入力とし出力が分周クロック作成のための分周
回路のリセット入力に接続されたリセット用フリップフ
ロップと、該リセット用フリップフロップの出力を入力
とする基本クロック停止信号発生用のフリップフロップ
とから構成されている。
クを分周して得られる１又に複数種類の分周クロックと
金持ち、前記全ての極類のクロックを停止せしめる停止
信号を持つクロックシステムにおいて、前記クロックと
非同期の関係にある前記停止信号を入力とする複数段の
フリップフロップよ構成る同期化回路と、該同期化回路
の出力を入力とし出力が分周クロック作成のための分周
回路のリセット入力に接続されたリセット用フリップフ
ロップと、該リセット用フリップフロップの出力を入力
とする基本クロック停止信号発生用のフリップフロップ
とから構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の−′！ｉ！施例を示す。第１図におい
て１本実施例は基本クロックＴを入力し、これに対応す
る基本クロックＡ、Ａ’７各部に分配するドライバー１
と、ドライバー１からの基本クロックＡＩ−ｆ入力する
フリップフロップ３〜７と。
て１本実施例は基本クロックＴを入力し、これに対応す
る基本クロックＡ、Ａ’７各部に分配するドライバー１
と、ドライバー１からの基本クロックＡＩ−ｆ入力する
フリップフロップ３〜７と。
ドライバー１からの基本クロックＡｉ入力し、基本クロ
ックＦｔ−送出するＡＮＤゲート２と、ＡＮＤゲート２
からの基本クロックＦｉ分周する分周回路８とを含む。
ックＦｔ−送出するＡＮＤゲート２と、ＡＮＤゲート２
からの基本クロックＦｉ分周する分周回路８とを含む。
フリップフロップ３〜５は同期化回路で、各フリップフ
ロップ′ｂζ直列に接続されていて、かつフリップフロ
ップ３に停止信号Ｂが入力される工うに構成されている
。フリップフロップ６はリセット信号Ｄ＝ｉ発生するリ
セット信号発生用フリップフロップで、フリップフロッ
プ７は基本タロツク停止信号を発生する停止信号発生用
フリップ７０ツブである。ＡＮＤゲート２は基本クロッ
ク制御用のゲートで、ドライバー１の／Ｔクロックの出
力信号Ａ’ｉ−万の入力とし、停止信号発生用フリップ
フロップ７の出力信号Ｅｋ％う一万の入力として、クロ
ック出力信号ＰＩ出力すると共に、この信号Ｆ′ｆｒ：
分周回路８に供給するように構成されている。分周回路
８はＡＮＤゲート２の出力信号Ｆ−ｉクロック入力端子
に、リセット用フリップフロップ６の出力信号Ｄ ’ｋ
ＩＪ上セツト力端子に入力されるように接続されＴク
ロックＦを各々分周した２Ｔ、４Ｔ、８Ｔクロツクを出
力している。
ロップ′ｂζ直列に接続されていて、かつフリップフロ
ップ３に停止信号Ｂが入力される工うに構成されている
。フリップフロップ６はリセット信号Ｄ＝ｉ発生するリ
セット信号発生用フリップフロップで、フリップフロッ
プ７は基本タロツク停止信号を発生する停止信号発生用
フリップ７０ツブである。ＡＮＤゲート２は基本クロッ
ク制御用のゲートで、ドライバー１の／Ｔクロックの出
力信号Ａ’ｉ−万の入力とし、停止信号発生用フリップ
フロップ７の出力信号Ｅｋ％う一万の入力として、クロ
ック出力信号ＰＩ出力すると共に、この信号Ｆ′ｆｒ：
分周回路８に供給するように構成されている。分周回路
８はＡＮＤゲート２の出力信号Ｆ−ｉクロック入力端子
に、リセット用フリップフロップ６の出力信号Ｄ ’ｋ
ＩＪ上セツト力端子に入力されるように接続されＴク
ロックＦを各々分周した２Ｔ、４Ｔ、８Ｔクロツクを出
力している。
８２図は本発明の一実施例におけるタイムチャートラ示
す。第２図において、本実施例の動作を説明すると、信
号Ａ、Ｊは第１図に示しｔ各部の波形を示す。なお、説
明勿簡単にするため各素子の遅延時間にないものとして
いる。
す。第２図において、本実施例の動作を説明すると、信
号Ａ、Ｊは第１図に示しｔ各部の波形を示す。なお、説
明勿簡単にするため各素子の遅延時間にないものとして
いる。
基本クロックＡに対して非同期に停止信号Ｂが入力され
ると、同期化用フリップ７０ツブ３〜５によシ同期化さ
れた停止信号ＣがタイミングＴ１で同期化回路の出力と
して送出される。ただし、非同期信号を同期化している
ので本タイムチャートは一例にすぎず同期化された停止
信号の現れるタイミングは＠２囚とは異なる場合も考え
られるが、何れにしても基本クロックＴに同期化されて
いる。ＩＴ後のタイミングＴ２でリセット用７１Ｊツブ
フロツプ６の出力波形が出力信号りに示す工うにリセッ
ト信号をセットする。１／２ Ｔ後のタイミングＴ３
で基本クロックＴのクロックエツジが分周回路８のクロ
ック入力信号Ｆとして入り、分周回路８がリセットされ
出力信号Ｇ、Ｈ，Ｊで示される様に論理＠Ｏ”にリセッ
トされる。さらに１／２ Ｔ後のタイミングＴ４で基本
クロック停止信号用フリップフロップ７の出力信号Ｅに
論理１０″がセットされ、この信号ＥがＡＮＤゲート２
の−万に入力されるので、さらに１／２ Ｔ後のタイ
ミングＴ５では基本クロックＴのクロック信号Ｆも論理
″″１″に切り換ることができず論理″″０”を保持す
る。
ると、同期化用フリップ７０ツブ３〜５によシ同期化さ
れた停止信号ＣがタイミングＴ１で同期化回路の出力と
して送出される。ただし、非同期信号を同期化している
ので本タイムチャートは一例にすぎず同期化された停止
信号の現れるタイミングは＠２囚とは異なる場合も考え
られるが、何れにしても基本クロックＴに同期化されて
いる。ＩＴ後のタイミングＴ２でリセット用７１Ｊツブ
フロツプ６の出力波形が出力信号りに示す工うにリセッ
ト信号をセットする。１／２ Ｔ後のタイミングＴ３
で基本クロックＴのクロックエツジが分周回路８のクロ
ック入力信号Ｆとして入り、分周回路８がリセットされ
出力信号Ｇ、Ｈ，Ｊで示される様に論理＠Ｏ”にリセッ
トされる。さらに１／２ Ｔ後のタイミングＴ４で基本
クロック停止信号用フリップフロップ７の出力信号Ｅに
論理１０″がセットされ、この信号ＥがＡＮＤゲート２
の−万に入力されるので、さらに１／２ Ｔ後のタイ
ミングＴ５では基本クロックＴのクロック信号Ｆも論理
″″１″に切り換ることができず論理″″０”を保持す
る。
以上説明したＬうな動作で基本クロックＴお工び分周ク
ロック２Ｔ、４Ｔ、８Ｔ、全てのクロックを論理″ＩＯ
ｍで停止させることができる。
ロック２Ｔ、４Ｔ、８Ｔ、全てのクロックを論理″ＩＯ
ｍで停止させることができる。
なお、本実施例においてはリセット信号Ｄｉ論理″″０
”でリセットさせたが、論理′１”となるような分周回
路を用いることにニジ全てのクロックを論理＠１”で停
止させることも可能である。
”でリセットさせたが、論理′１”となるような分周回
路を用いることにニジ全てのクロックを論理＠１”で停
止させることも可能である。
以上説明したように本発明に停止信号金入力とする同期
化回路と、同期化回路の出力を入力とし、出力が分周ク
ロック作成のための分周回路のリセット入力に接続され
たリセット用フリップフロップと、リセット用フリップ
フロップの出力を入力とする基本クロック停止信号発生
用７リツグ７０ツブとでクロック停止のための制御回路
を構成することにより、停止クロックの論理レベルｖ”
ｏ’またケ１１＃に統一することができる効果がある。
化回路と、同期化回路の出力を入力とし、出力が分周ク
ロック作成のための分周回路のリセット入力に接続され
たリセット用フリップフロップと、リセット用フリップ
フロップの出力を入力とする基本クロック停止信号発生
用７リツグ７０ツブとでクロック停止のための制御回路
を構成することにより、停止クロックの論理レベルｖ”
ｏ’またケ１１＃に統一することができる効果がある。
第１図げ本発明の一実施例？示す構成図、第２囚は本実
施例におけるタイムチャートラ示す図である。 １・・・・・・ドライバー、２．、、、、、ＡＮＤゲー
ト、３〜７・・・・・・フリップフロップ、８・・・・
・・分周回路、Ａ。 Ａ’、Ｆ、Ｔ・・・・・・基本クロック、Ｂ・・・・・
・停止信号、Ｃ・・・・・・セット信号、Ｄ・・・・・
・リセット信号、Ｅ・・・・・・基本クロック停止信号
％Ｇ、Ｊ・・・・・・分周クロック。 、、、−＞、 １ 。 代理人 弁理士 内 原 訝゛ ／＋、ノ ド ω
施例におけるタイムチャートラ示す図である。 １・・・・・・ドライバー、２．、、、、、ＡＮＤゲー
ト、３〜７・・・・・・フリップフロップ、８・・・・
・・分周回路、Ａ。 Ａ’、Ｆ、Ｔ・・・・・・基本クロック、Ｂ・・・・・
・停止信号、Ｃ・・・・・・セット信号、Ｄ・・・・・
・リセット信号、Ｅ・・・・・・基本クロック停止信号
％Ｇ、Ｊ・・・・・・分周クロック。 、、、−＞、 １ 。 代理人 弁理士 内 原 訝゛ ／＋、ノ ド ω
Claims (1)
- 基本クロックと、該クロックを分周して得られる１又は
複数種類の分周クロックとを持ち、前記全ての種類のク
ロックを停止せしめる停止信号を持つクロックシステム
において、前記クロックと非同期の関係にある前記停止
信号を入力とする複数段のフリップフロップより成る同
期化回路と、該同期化回路の出力を入力とし出力が分周
クロック作成のための分周回路のリセット入力に接続さ
れたリセット用フリップフロップと、該リセット用フリ
ップフロップの出力を入力とする基本クロック停止信号
発生用のフリップフロップとから構成されることを特徴
とするクロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034376A JPS62191910A (ja) | 1986-02-18 | 1986-02-18 | クロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034376A JPS62191910A (ja) | 1986-02-18 | 1986-02-18 | クロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62191910A true JPS62191910A (ja) | 1987-08-22 |
Family
ID=12412448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034376A Pending JPS62191910A (ja) | 1986-02-18 | 1986-02-18 | クロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62191910A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05333955A (ja) * | 1992-05-28 | 1993-12-17 | Nec Corp | 半導体集積回路 |
| FR2789247A1 (fr) * | 1999-01-28 | 2000-08-04 | St Microelectronics Sa | Circuit electronique modulaire a synchronisation amelioree |
| KR100618686B1 (ko) * | 2000-10-24 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체 장치의 플립플롭 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182389A (ja) * | 1984-02-27 | 1984-10-17 | Sanyo Electric Co Ltd | マイクロコンピユ−タの動作方法 |
| JPS60525A (ja) * | 1983-06-17 | 1985-01-05 | Fujitsu Ltd | クロツク信号制御回路 |
-
1986
- 1986-02-18 JP JP61034376A patent/JPS62191910A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60525A (ja) * | 1983-06-17 | 1985-01-05 | Fujitsu Ltd | クロツク信号制御回路 |
| JPS59182389A (ja) * | 1984-02-27 | 1984-10-17 | Sanyo Electric Co Ltd | マイクロコンピユ−タの動作方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05333955A (ja) * | 1992-05-28 | 1993-12-17 | Nec Corp | 半導体集積回路 |
| FR2789247A1 (fr) * | 1999-01-28 | 2000-08-04 | St Microelectronics Sa | Circuit electronique modulaire a synchronisation amelioree |
| US6772358B1 (en) | 1999-01-28 | 2004-08-03 | St Microelectronics Sa | System and method for coordinating activation of a plurality of modules through the use of synchronization cells comprising a latch and regulating circuits |
| KR100618686B1 (ko) * | 2000-10-24 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체 장치의 플립플롭 회로 |
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