JPS6215868A - Manufacture of contact for integrated circuit - Google Patents
Manufacture of contact for integrated circuitInfo
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- JPS6215868A JPS6215868A JP60154505A JP15450585A JPS6215868A JP S6215868 A JPS6215868 A JP S6215868A JP 60154505 A JP60154505 A JP 60154505A JP 15450585 A JP15450585 A JP 15450585A JP S6215868 A JPS6215868 A JP S6215868A
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、集積回路、たとえば超伝導集積回路において
完全に平担な構造を有するコンタクトを形成する方法に
関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for forming contacts with a completely planar structure in integrated circuits, such as superconducting integrated circuits.
U従来の技術J
近年、超伝導現像を利用した論理回路は、低消費電力で
あり、高密度集積化に適し、しかも非常に高速の論理動
作が期待されることから注目されている。とりわけ、超
伝導現象を利用した論理素子としてのジョセフソン接合
は、超高速コンピューターへの応用を目毒して盛に研究
が進められている。U. Prior Art J In recent years, logic circuits using superconducting development have attracted attention because they have low power consumption, are suitable for high-density integration, and are expected to perform extremely high-speed logic operations. In particular, Josephson junctions as logic elements that utilize superconductivity are being actively researched with the aim of applying them to ultra-high-speed computers.
従来の超伝導集積回路では、超伝導配線層の間での超伝
導コンタクトすなわち、超伝導状態を保って、2つの配
線層を接続するためのコンタクトは、配線層をへだでて
いる絶縁層に微小な穴をあけて形成されていた。例えば
、K、osaka et al。In conventional superconducting integrated circuits, superconducting contacts between superconducting wiring layers, that is, contacts for connecting two wiring layers while maintaining a superconducting state, are made using an insulating layer extending beyond the wiring layers. It was formed by making tiny holes in it. For example, K. osaka et al.
によるIEEE Trang−Magn−NAG−21
(1985)p、IO2に示されている。その場合に、
絶縁層の穴をリフトオフにより形成する従来の方法を第
2図(A)〜(E)に示し、絶縁層の穴をエッチングに
より形成する従来の方法を第3図(A)〜(F)に示す
。IEEE Trang-Magn-NAG-21 by
(1985) p, IO2. In that case,
A conventional method of forming holes in an insulating layer by lift-off is shown in FIGS. 2(A) to (E), and a conventional method of forming holes in an insulating layer by etching is shown in FIGS. 3(A) to (F). show.
第2図(A)〜(E)のリフトオフの例では、第2図(
A)において、まず、基板11上に超伝導配線層12を
配置する。第2図(B)では、超伝導配線層12上に超
伝導コンタクト用のレジストパターン13をリングラフ
ィ技術により形成する0次に、第2図(C)に示すよう
に、超伝導配線層12およびレジストパターン13の全
面に絶縁層14を被着する。第2図CD)では、得られ
た中間体の全体を有機溶媒に浸して、不要な絶縁層14
をレジストパターン13と共にリフトオフにより除去す
る。次に、第2図(E)では、絶縁層14の上に第2の
超伝導配線層15を形成する。In the example of lift-off shown in Fig. 2 (A) to (E), Fig. 2 (
In A), first, a superconducting wiring layer 12 is placed on a substrate 11. In FIG. 2(B), a resist pattern 13 for a superconducting contact is formed on the superconducting wiring layer 12 by phosphorography technology. Next, as shown in FIG. 2(C), the superconducting wiring layer 12 is Then, an insulating layer 14 is deposited on the entire surface of the resist pattern 13. In FIG. 2 CD), the entire obtained intermediate is immersed in an organic solvent to remove the unnecessary insulating layer 14.
is removed together with the resist pattern 13 by lift-off. Next, in FIG. 2(E), a second superconducting wiring layer 15 is formed on the insulating layer 14.
第3図(A)〜(F)のエッチングの例では、第3図(
A)において、基板21上に超伝導配線層22を配−置
し、次に第3図(B)に示すように超伝導配線層22上
に絶縁層24を全面に被着する。この絶縁層24上に、
第3図(C)に示すように、超伝導コンタクトI11の
レジストパターン23をリングラフィ技術により形成す
る0次に、第3図(D)に示すように。In the etching examples shown in FIGS. 3(A) to 3(F), FIG.
In A), a superconducting wiring layer 22 is placed on a substrate 21, and then an insulating layer 24 is deposited on the entire surface of the superconducting wiring layer 22 as shown in FIG. 3(B). On this insulating layer 24,
As shown in FIG. 3(C), the resist pattern 23 of the superconducting contact I11 is formed by the phosphorography technique, and as shown in FIG. 3(D).
レジストパターン23をマスクとして絶縁層24の一部
分をエッチングにより除去する。ついで、第3図(E)
のようにレジストパターン23を除去し、その絶縁層2
4上に第2の超伝導配線層25を形成する。A portion of the insulating layer 24 is removed by etching using the resist pattern 23 as a mask. Next, Figure 3 (E)
The resist pattern 23 is removed as shown in FIG.
4, a second superconducting wiring layer 25 is formed.
これらの方法で形成した超伝導コンタクトは、第2図(
E)または第3図(F)に示すように、」二側の配線層
15.25にくぼみができるため、その配線層15.2
5に別の層を重ねていく場合に、かかるくぼみに起因す
る断線や段切れを避けるべく、重ねる層を厚くしなけれ
ばならない、したがって、コンタクト−Fに積重ねられ
る層の層数には限界があった。さらにまた、従来のコン
タクト上にはジョセフソン接合またはそれを含む素子構
造を配置させることができず、これが集積密度を高める
際の障害となっていた。Superconducting contacts formed by these methods are shown in Figure 2 (
E) or as shown in FIG.
When stacking another layer on Contact-F, the layer must be made thicker to avoid disconnections and breaks caused by such depressions.Therefore, there is a limit to the number of layers that can be stacked on Contact-F. there were. Furthermore, it is not possible to place Josephson junctions or device structures including them on conventional contacts, which has been an impediment to increasing integration density.
しかもまた、超伝導集積回路で用いる抵抗は、通常、1
000人ぐらいの厚さなので、従来のコンタクト上には
配置できなかった。それは、段差の部分で抵抗値が変わ
ったり、断線したりするためである。Furthermore, the resistance used in superconducting integrated circuits is typically 1
Since the thickness is about 1,000 mm, it could not be placed on conventional contacts. This is because the resistance value changes or the wire breaks at the step.
さらにまた、3次元集積回路を構成するにあたっても、
集積密度を高めるために、配線層の厚さを可及的薄くす
ることが要望される。Furthermore, when constructing a three-dimensional integrated circuit,
In order to increase the integration density, it is desired to reduce the thickness of the wiring layer as much as possible.
[発明が解決しようとする問題点]
本発明の目的は、これらの点に鑑みて、超伝導集積回路
などの集積回路における配線へのコンタクトの上に、く
ぼみがないようにして平担な構造を持つコンタクトを形
成することのできる集積回路用コンタクトの製造方法を
提供することにある。[Problems to be Solved by the Invention] In view of these points, an object of the present invention is to provide a flat structure with no depressions above contacts to wiring in an integrated circuit such as a superconducting integrated circuit. An object of the present invention is to provide a method for manufacturing a contact for an integrated circuit, which can form a contact having a .
[問題点を解決するための手段]
かかる目的を達成するために本発明では、基板上に第1
の超伝導配線層を配置し、超伝導配線層の上に超伝導コ
ンタクトを形成するためのレジストパターンを形成し、
レジストパターンを介してエッチングを行ってコンタク
ト領域を形成し、レジストパターンおよび第1の超伝導
配線層を覆って絶縁層を配置し、レジストパターンおよ
びレジストパターンの上の絶縁層を除去し、絶縁層およ
び露出した第1の超伝導配線層の表面−Lに、第2の超
伝導配線層を形成する工程を具えたことを特徴とする。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a first method on a substrate.
A superconducting wiring layer is placed, and a resist pattern is formed on the superconducting wiring layer to form a superconducting contact.
Etching is performed through the resist pattern to form a contact region, an insulating layer is disposed covering the resist pattern and the first superconducting wiring layer, the resist pattern and the insulating layer above the resist pattern are removed, and the insulating layer is etched. and a step of forming a second superconducting wiring layer on the exposed surface -L of the first superconducting wiring layer.
[作 用]
本発明によれば、くぼみのない平担な構造をもつコンタ
、クトを形成することができるので、その平担なコンタ
クトの上に層を重ねた場合、特に層の厚さを厚くするこ
となく、積重ねられる層の層数も増やすことができ、し
かもまた、その上にジョセフソン接合あるいはそれを含
んだ素子構造を配置できるので、この種集積回路の集積
密度を大きく向上させることができる。[Function] According to the present invention, it is possible to form a contact with a flat structure without a depression, so when a layer is stacked on the flat contact, the thickness of the layer can be particularly reduced. The number of stacked layers can be increased without increasing the thickness, and Josephson junctions or device structures including them can be placed on top of them, so the integration density of this type of integrated circuit can be greatly improved. I can do it.
[実施例] 以下に、図面を参照して本発明の詳細な説明する。[Example] The present invention will be described in detail below with reference to the drawings.
第1図(A)〜(H)は本発明の一実施例における順次
の工程を示す、ここで、lは基板、2は基板1上に配置
した超伝導配線層、3は超伝導コンタクト用のレジスト
パターン、4は絶縁層、5は平担化層である。Figures 1 (A) to (H) show sequential steps in an embodiment of the present invention, where l is a substrate, 2 is a superconducting wiring layer disposed on the substrate 1, and 3 is for a superconducting contact. 4 is an insulating layer, and 5 is a flattening layer.
まず、第1図(A)に示すように、基板l上に超伝導配
線層2を堆積させ、続いて第1図(B)のように、超伝
導配線層2上に、超伝導コンタクト用のレジストパター
ン3をリングラフィ技術により形成する6次に、第1図
(C)に示すように、レジストパターン3をマスクに用
いて、超伝導配線層2の一部をエッチングにより除去し
てコンタクト領域2Aを形成する。さらに、第1図(+
1)の工程では、このようにして得られた中間体の全面
に、絶縁層4を堆積させ、超伝導配線層2のうち先にエ
ッチングにより除去された部分に堆積された絶縁層4の
表面を超伝導配線層2のうちエッチングにより除去され
ずに残っている部分2Aの表面と面一にする。次に、第
1図(E)の工程では、得られた中間体の全体を有機溶
媒に浸して、不要な絶縁 1層4をレジストパ
ターン3とともにリフトオフにより除去する。この状態
で、絶縁層4とコンタクト領域2Aとは面一である。但
し、両者の間には溝6が形成されている。続いて、第1
図(F)の工程では、絶縁層4およびコンタクト領域2
Aの全面にスピンオングラス(SOG)や有機シリコン
などの平担化層5を堆積させる。さらに、第1図(G)
に示すように、平担化層5のうち、絶縁層4とコンタク
ト領域2Aとの間に形成される溝6に侵入した部分5A
を除いて、平担化層5を絶縁層4の上まで、エッチング
により除去する。これにより、露出表面は平担化される
。最後に、第1図(旧に示すように、露出表面をエッチ
ングにより清浄にした後、絶縁層4、露出したコンタク
ト領域2Aおよび溝6に充填された平担化層5Aの表面
上に全面にわたって第2の超伝導配線層7を堆積させて
、超伝導コンタクトを形成する。First, as shown in FIG. 1(A), a superconducting wiring layer 2 is deposited on a substrate l, and then, as shown in FIG. 1(B), a superconducting contact layer 2 is deposited on the superconducting wiring layer 2. Next, as shown in FIG. 1(C), using the resist pattern 3 as a mask, a part of the superconducting wiring layer 2 is removed by etching to form a contact. A region 2A is formed. Furthermore, Figure 1 (+
In step 1), an insulating layer 4 is deposited on the entire surface of the intermediate thus obtained, and the surface of the insulating layer 4 deposited on the portion of the superconducting wiring layer 2 that was previously removed by etching is removed. is made flush with the surface of the portion 2A of the superconducting wiring layer 2 that remains without being removed by etching. Next, in the step shown in FIG. 1(E), the entire obtained intermediate is immersed in an organic solvent, and the unnecessary first insulating layer 4 is removed together with the resist pattern 3 by lift-off. In this state, the insulating layer 4 and the contact region 2A are flush with each other. However, a groove 6 is formed between the two. Next, the first
In the process shown in FIG.
A leveling layer 5 of spin-on glass (SOG), organic silicon, or the like is deposited on the entire surface of A. Furthermore, Figure 1 (G)
As shown in FIG. 2, a portion 5A of the flattened layer 5 enters the groove 6 formed between the insulating layer 4 and the contact region 2A.
The planarization layer 5 is removed by etching to the top of the insulating layer 4 except for the following steps. This flattens the exposed surface. Finally, as shown in FIG. A second superconducting wiring layer 7 is deposited to form superconducting contacts.
[発明の効果]
以−ヒ説明したように、本発明によれば、完全に平担な
構造の超伝導コンタクトを形成できるので、コンタクト
の上に配線層を配置した場合に、その配線層の厚さを従
来よりも薄くでき、配線層を多層に重ねることができる
。しかもまた、コンタクトの上にジョセフソン接合また
はそれを含む素子構造を配置することができるため、従
来よりも集積密度を高めることができる。[Effects of the Invention] As explained below, according to the present invention, it is possible to form a superconducting contact with a completely flat structure. The thickness can be made thinner than before, and multiple wiring layers can be stacked. Furthermore, since a Josephson junction or an element structure including the Josephson junction can be placed on the contact, the integration density can be increased compared to the conventional method.
第1図(A)〜(H)は本発明の一実施例の製造工程を
示す断面図、
第2図(A)〜(E)はリフトオフ法を用いた従来の方
法を示す断面図。
第3図(A)〜(F)はエッチングを用いた従来の方法
を示す断面図である。
l・・・基板、
2.7・・・超伝導配線層、
2A・・・コンタクト領域、
3・・・レジストパターン。
4・・・絶縁層、
5.5A・・・平担化層。
6・・・溝。
指定代理人 工業技術院電子技術総合研り佐藤老
2 超伏##配線層
2A コンタクト4負ド賢
A
第1図
2.7 、lイ云1−μ配青げ1層
2A コンタクト々負−(
第1図
12.15 超イムS配達L1)1
第2図
23 レジストJll”ターン
24 絶稀層
第3図
第3図
21 基4反
22.25超仏鼻−υ車重
23 レシストハブーン
24 絶特眉
!FIGS. 1(A) to (H) are cross-sectional views showing the manufacturing process of an embodiment of the present invention, and FIGS. 2(A) to (E) are cross-sectional views showing a conventional method using the lift-off method. FIGS. 3A to 3F are cross-sectional views showing a conventional method using etching. l... Substrate, 2.7... Superconducting wiring layer, 2A... Contact region, 3... Resist pattern. 4... Insulating layer, 5.5A... Flattening layer. 6...Groove. Designated Agent: Agency of Industrial Science and Technology, Electronics Technology Research Institute, Sato Roshi 2 Super-low ## Wiring layer 2A Contact 4 negative Doken A Fig. 1 2.7 (Fig. 1 12.15 Super im S delivery L1) 1 Fig. 2 23 Resist Jll" turn 24 Extremely rare layer Fig. 3 Special eyebrows!
Claims (1)
線層の上に超伝導コンタクトを形成するためのレジスト
パターンを形成し、該レジストパターンを介してエッチ
ングを行ってコンタクト領域を形成し、前記レジストパ
ターンおよび前記第1の超伝導配線層を覆って絶縁層を
配置し、前記レジストパターンおよび該レジストパター
ンの上の絶縁層を除去し、前記絶縁層および露出した第
1の超伝導配線層の表面上に、第2の超伝導配線層を形
成する工程を具えたことを特徴とする集積回路用コンタ
クトの製造方法。 2)基板上に第1の超伝導配線層を配置し、該超伝導配
線層の上に超伝導コンタクトを形成するためのレジスト
パターンを形成し、該レジストパターンを介してエッチ
ングを行ってコンタクト領域を形成し、前記レジストパ
ターンおよび前記第1の超伝導配線層を覆って絶縁層を
配置し、前記レジストパターンおよび該レジストパター
ンの上の絶縁層を除去し、残余の絶縁層と露出した第1
の前記超伝導配線層との間の溝に平担化剤を注入し、前
記絶縁層および露出した第1の超伝導配線層の表面上に
、第2の超伝導配線層を形成する工程を具えたことを特
徴とする集積回路用コンタクトの製造方法。[Claims] 1) A first superconducting wiring layer is arranged on a substrate, a resist pattern for forming a superconducting contact is formed on the superconducting wiring layer, and a resist pattern is formed through the resist pattern. etching to form a contact region, disposing an insulating layer over the resist pattern and the first superconducting wiring layer, removing the resist pattern and the insulating layer on the resist pattern, and removing the insulating layer from the resist pattern and the first superconducting wiring layer; and forming a second superconducting wiring layer on the exposed surface of the first superconducting wiring layer. 2) A first superconducting wiring layer is placed on the substrate, a resist pattern for forming a superconducting contact is formed on the superconducting wiring layer, and etching is performed through the resist pattern to form a contact region. forming an insulating layer covering the resist pattern and the first superconducting wiring layer, removing the resist pattern and the insulating layer above the resist pattern, and removing the remaining insulating layer and the exposed first superconducting wiring layer.
a step of injecting a leveling agent into the groove between the insulating layer and the superconducting interconnect layer to form a second superconducting interconnect layer on the insulating layer and the exposed surface of the first superconducting interconnect layer; A method for manufacturing a contact for an integrated circuit, characterized by comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60154505A JPS6215868A (en) | 1985-07-13 | 1985-07-13 | Manufacture of contact for integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60154505A JPS6215868A (en) | 1985-07-13 | 1985-07-13 | Manufacture of contact for integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6215868A true JPS6215868A (en) | 1987-01-24 |
JPH0511433B2 JPH0511433B2 (en) | 1993-02-15 |
Family
ID=15585707
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60154505A Granted JPS6215868A (en) | 1985-07-13 | 1985-07-13 | Manufacture of contact for integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6215868A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63205975A (en) * | 1987-02-23 | 1988-08-25 | Agency Of Ind Science & Technol | Manufacture of josephson junction device |
JPH04314370A (en) * | 1991-04-11 | 1992-11-05 | Nec Corp | Superconductive laminated element and its manufacture |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58209181A (en) * | 1982-05-31 | 1983-12-06 | Nec Corp | Manufacture of josephson junction element |
-
1985
- 1985-07-13 JP JP60154505A patent/JPS6215868A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58209181A (en) * | 1982-05-31 | 1983-12-06 | Nec Corp | Manufacture of josephson junction element |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63205975A (en) * | 1987-02-23 | 1988-08-25 | Agency Of Ind Science & Technol | Manufacture of josephson junction device |
JPH0556030B2 (en) * | 1987-02-23 | 1993-08-18 | Kogyo Gijutsuin | |
JPH04314370A (en) * | 1991-04-11 | 1992-11-05 | Nec Corp | Superconductive laminated element and its manufacture |
Also Published As
Publication number | Publication date |
---|---|
JPH0511433B2 (en) | 1993-02-15 |
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