JPS62154759A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPS62154759A JPS62154759A JP29410585A JP29410585A JPS62154759A JP S62154759 A JPS62154759 A JP S62154759A JP 29410585 A JP29410585 A JP 29410585A JP 29410585 A JP29410585 A JP 29410585A JP S62154759 A JPS62154759 A JP S62154759A
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- melting
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野1
この発明は、特に電極配線の形成工程を改良した半導体
装置及びその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application 1] The present invention particularly relates to a semiconductor device and a method of manufacturing the same in which the process of forming electrode wiring is improved.
[前頭技術]
従来の半導体装置の電極配線の形成方法は、例えば所定
の電気的活性層が形成された半導体基板の主表面上に絶
縁体層を設け、そしてこの絶縁体層の上に電橋配線材料
を例えばスパッタ法等により#!偵し、電極配線層を形
成する。次に、この電補記線層の上にレジストフィルム
をのせ、電極配線層を選択的に露光し、例えばドライエ
ツチング等により、不要部分のエツチングを行ない電極
配線パターンを形成する。そして、この電極配線パター
ンが形成された後は、その上に例えばP−8i N%C
VD−PSG、スパッタSiO2等を表面保護膜として
形成している。[Front technology] A conventional method for forming electrode wiring in a semiconductor device is to provide an insulating layer on the main surface of a semiconductor substrate on which a predetermined electrically active layer is formed, and then to form electrical bridges on this insulating layer. #! Wiring material is processed by sputtering method, etc. Then, form an electrode wiring layer. Next, a resist film is placed on the electrical marking line layer, and the electrode wiring layer is selectively exposed to light, and unnecessary portions are etched, for example, by dry etching, to form an electrode wiring pattern. After this electrode wiring pattern is formed, for example, P-8i N%C
VD-PSG, sputtered SiO2, etc. are formed as a surface protective film.
しかしながら、上記のように電極配線パターンを形成す
る場合、現在集積度をあげるためドライエツチングによ
って電補記l1lliをエツチングしている。このため
、形成される各電極配線の角が尖ってしまい、この上に
表面保護膜を形成すると電極配線の角の部分で肉薄にな
る。したがって、表面保護膜のステップカバレッジが悪
くなり、段差部でくびれが生じ、表面保護膜にクランク
が入りやすくなり、電極配線の腐蝕等の耐湿性の問題が
生じてくる。また、このままの状態で多層配線を行なう
と、層を重ねるたびに表面の凸凹が激しくなり、このた
め断線する確率が高くなるものである。However, when forming an electrode wiring pattern as described above, the electrode wiring pattern is currently etched by dry etching in order to increase the degree of integration. For this reason, the corners of each electrode wiring formed become sharp, and if a surface protective film is formed thereon, the thickness of the electrode wiring becomes thin at the corner portions. Therefore, the step coverage of the surface protective film deteriorates, constrictions occur at the stepped portions, cranks are likely to enter the surface protective film, and moisture resistance problems such as corrosion of electrode wiring occur. Furthermore, if multilayer wiring is performed in this state, the surface becomes more uneven with each layer, which increases the probability of wire breakage.
(発明が解決しようとする問題点]
この発明は上記のような点に鑑みなされたもので、表面
法1119のステップカバレッジを向上させることによ
る電極配線の耐湿性の向上と、多層配線の適用を可能と
するような半導体装置及びその製造方法を提供するもの
である。(Problems to be Solved by the Invention) This invention was made in view of the above points, and aims to improve the moisture resistance of electrode wiring by improving the step coverage of surface method 1119, and to facilitate the application of multilayer wiring. The present invention provides a semiconductor device and a method for manufacturing the same.
[問題点を解決するための手段]
すなわち、この発明に係わる半導体装置の製造法にあっ
ては、まず予め半導体素子を形成した導体基板の主表面
上に形成された絶縁層の上に、高融点金属層を形成し、
さらにその上に低融点金属層を形成して、半導体基板上
に形成される電極配線層を二層にして構成する。このよ
うにして、二層からなる電極配線層を形成した後、その
上にいわゆるフォトリソグラフィーによりレジストパタ
ーンを形成し、これをマスクとして上記高融点金属層お
よび低融点金属層を選択的にエツチングし所定のI補記
線パターンを形成する。そして、レジストを除去し、有
効なりフロー濃度にて、熱処理を行なう。この場合、上
記リフロ一温度を低融点金属材料の融点温度前後に設定
することにより、低融点金属層I層のみを溶融し、その
角が丸くなるようにする。[Means for Solving the Problems] That is, in the method of manufacturing a semiconductor device according to the present invention, first, a high forming a melting point metal layer;
Further, a low melting point metal layer is formed thereon to form a two-layer electrode wiring layer formed on the semiconductor substrate. After forming the two-layer electrode wiring layer in this way, a resist pattern is formed on it by so-called photolithography, and using this as a mask, the high melting point metal layer and the low melting point metal layer are selectively etched. A predetermined I supplementary line pattern is formed. Then, the resist is removed and heat treatment is performed at an effective flow concentration. In this case, by setting the reflow temperature to be around the melting point temperature of the low melting point metal material, only the low melting point metal layer I is melted so that its corners are rounded.
[作用]
上記のようにして構成される電極配線にあっては、その
表面の角が丸みを帯びた状態となるため、その上に表面
保護膜を形成した場合、電極配線の角で肉薄状態になら
ない。このため、ステップカバレッジのよい表面保護膜
が形成できるものである。[Function] Since the electrode wiring configured as described above has rounded corners on its surface, if a surface protective film is formed thereon, it will become thin at the corners of the electrode wiring. do not become. Therefore, a surface protective film with good step coverage can be formed.
[発明の実施例コ
以下図面を参照してこの発明の一実施例を説明する。第
1図乃至第4図は、半導体装置の電極配線部における断
面II造図である。まず、第1図に示すように、例えば
予めトランジスタ等を形成した半導体基板11の主表面
上の絶縁層12上に、例えばCVD法、スパッタ蒸着法
、電子ビーム法等により、高融点金属層13を形成する
。なお、この高融点金属材料には例えばMO,W、Ta
、T +等及びそれらのシリサイドがある。そして、こ
の高融点金属層13を形成した後は、その形成面上にス
パッタ蒸着法、電子ビーム法等により、低融点金属層1
4を形成する。なお、この低融点金属材料には例えばA
I、Al−3i、Al−Cu、AI −Ti、Al−3
i−Cu、Al−8i−Ti等がある。また、上記高融
点金属材料および低融点金属材料からなる薄膜を形成す
る際、両者とも同じ手段により、連続的に高融点金属層
13および低融点金属層14を形成してもよい。[Embodiment of the Invention] An embodiment of the invention will be described below with reference to the drawings. 1 to 4 are cross-section II diagrams of the electrode wiring portion of the semiconductor device. First, as shown in FIG. 1, a high melting point metal layer 13 is deposited on an insulating layer 12 on the main surface of a semiconductor substrate 11 on which transistors and the like have been formed in advance, for example, by a CVD method, a sputter deposition method, an electron beam method, etc. form. Note that this high melting point metal material includes, for example, MO, W, and Ta.
, T + etc. and their silicides. After forming the high melting point metal layer 13, the low melting point metal layer 13 is deposited on the formation surface by sputter deposition, electron beam method, etc.
form 4. Note that this low melting point metal material includes, for example, A
I, Al-3i, Al-Cu, AI-Ti, Al-3
Examples include i-Cu and Al-8i-Ti. Further, when forming the thin films made of the high melting point metal material and the low melting point metal material, the high melting point metal layer 13 and the low melting point metal layer 14 may be formed continuously by the same means.
次に、上記低融点金属層14の形成面上にいわゆるフォ
トリソグラフィーによりレジス1−パターン16を形成
する。そして、このレジスト16のパターンをマスクと
して第2図に示すように、先ず低融点金属層14をウェ
ットエツチングによってエツチングし、次に高融産金j
ili113をドライエツチングによってエツチングす
る。なお、低融点金属層14および高融点金属層13を
同時にウエットエツチングもしくはドライエツチングに
よってエツチングしてもよい。Next, a resist 1-pattern 16 is formed on the surface on which the low melting point metal layer 14 is formed by so-called photolithography. Using the pattern of this resist 16 as a mask, as shown in FIG. 2, the low melting point metal layer 14 is first etched by wet etching, and then the high melting metal layer
ili113 is etched by dry etching. Note that the low melting point metal layer 14 and the high melting point metal layer 13 may be etched simultaneously by wet etching or dry etching.
このようにして、低融点金属層14および高融点金属層
13のエツチングを行ない電極配線部15のパターンが
形成された後は、上記レジストフィルム16を除去し、
有効なりフロ一温度にて熱処理を行なう。このリフロ一
温度は、低融点金属材料の融点温度前後、例えばA I
−8iでは500℃〜600℃に設定する。After etching the low melting point metal layer 14 and the high melting point metal layer 13 and forming the pattern of the electrode wiring part 15 in this way, the resist film 16 is removed,
Heat treatment is carried out at an effective flow temperature. This reflow temperature is around the melting point temperature of the low melting point metal material, for example, A I
-8i is set at 500°C to 600°C.
すなわち、上記温度において熱処理を行なうと、高融点
金属層13が溶融する前に、低融点金属層14が溶融す
る。このため、第3図に示すように、高融点金属層13
上に、溶けて丸みをおびた低融点金属層14が形成され
ることになる。That is, when heat treatment is performed at the above temperature, the low melting point metal layer 14 melts before the high melting point metal layer 13 melts. Therefore, as shown in FIG.
A melted and rounded low melting point metal layer 14 is formed thereon.
この場合、上記高融点金属層13は、上記リフロ一温度
が高融点金属材料の融点温度以下であるため、エツチン
グ後のままの状態で保持される。そして、リフローされ
る低融点金属層14は、その下部にあたる高融点金属層
13が、形を崩さず存在しているため、表面張力を利用
することにより、下側にはみだすことなく第3図に示す
如く形成できる。In this case, the high melting point metal layer 13 is maintained as it is after etching because the reflow temperature is below the melting point temperature of the high melting point metal material. The low melting point metal layer 14 to be reflowed does not protrude downward by utilizing surface tension because the lower high melting point metal layer 13 remains in its shape. It can be formed as shown.
なお、ここで上記電極配線部15を低融点金属材料から
なる薄膜のみで形成すると、熱処理工程において、下地
素子へのダメージがあるものであり、したがって上記の
ように電極配線15の下部を高融点金属層13で形成す
れば、電極配線の線幅をエツチング後のままに保持でき
、配線間の短絡を防ぐことができる。Note that if the electrode wiring section 15 is formed only with a thin film made of a low melting point metal material, the underlying element will be damaged in the heat treatment process. By forming the metal layer 13, the line width of the electrode wiring can be maintained as it is after etching, and short circuits between the wirings can be prevented.
このようにして、N極配線部15を形成した後は、その
上に表面保護膜材料、例えばP−8iN、CVD−PS
G等で、表面保護膜17を第4図に示すように形成し完
了する。ここで、上記第3図に示したように電極配線部
15の角が丸くなっているため、電極配線部に表面保護
膜材料からなる薄膜を形成した際のステップカバレッジ
が良くなり、このため形成される表面保護l1lJ17
の表面は、比較的平坦になり、高集積かつ高耐湿な半導
体装置となる。更に、この構造により多層配線への適用
が可能となる。After forming the N-pole wiring part 15 in this way, a surface protective film material such as P-8iN, CVD-PS is applied thereon.
A surface protective film 17 is formed using G or the like as shown in FIG. 4, and the process is completed. Here, since the corners of the electrode wiring part 15 are rounded as shown in FIG. surface protection l1lJ17
The surface of the semiconductor device becomes relatively flat, resulting in a highly integrated and highly moisture resistant semiconductor device. Furthermore, this structure allows application to multilayer wiring.
なお、多層配線への適用に際しては、例えば上記高融点
金属層13および低融点金属層14の膜厚を薄くし、電
極配線15の段差を小さくするか、あるいはりフロ一温
度を調整して、低融点金属層14のリフロー形状を変化
させて、効果的に行なうことができる。When applied to multilayer wiring, for example, the film thicknesses of the high-melting point metal layer 13 and the low-melting point metal layer 14 are made thinner, the steps of the electrode wiring 15 are made smaller, or the flow temperature is adjusted. This can be carried out effectively by changing the reflow shape of the low melting point metal layer 14.
[発明の効果]
以上のようにこの発明によれば、電極配線を高融点金属
層と低融点金属層の二庖にして形成し、そして上段にあ
たる低融産金R層の表面の角を丸めることにより、集積
度を下げることなく表面呆IIIのステップカバレッジ
が改善でき、このため半導体装置の耐湿性も向上する。[Effects of the Invention] As described above, according to the present invention, the electrode wiring is formed in two layers, a high melting point metal layer and a low melting point metal layer, and the corners of the surface of the upper low melting metal layer R are rounded. As a result, the step coverage of the surface defect III can be improved without lowering the degree of integration, and therefore the moisture resistance of the semiconductor device is also improved.
また、この構造により電極配線を覆う絶縁膜が平坦とな
り、多層配線への適用も可能となるものである。Furthermore, this structure allows the insulating film covering the electrode wiring to be flat, making it possible to apply the invention to multilayer wiring.
第1乃至第4図は、それぞれこの発明の一実施例に係わ
る製造工程を説明するための電極配線部における半導体
装置の断面構造図である。
11・・・半導体基板、12・・・絶縁層、13・・・
高融点金属層、14・・・低融点金属層、15・・・電
極配線部、16・・・レジスト、17・・・表面保護膜
。1 to 4 are cross-sectional structural views of a semiconductor device in an electrode wiring section, respectively, for explaining the manufacturing process according to an embodiment of the present invention. 11... Semiconductor substrate, 12... Insulating layer, 13...
High melting point metal layer, 14...Low melting point metal layer, 15... Electrode wiring portion, 16... Resist, 17... Surface protective film.
Claims (2)
成された絶縁層上に、高融点金属層を形成する工程と、 上記高融点金属層の表面上に低融点金属層を形成する工
程と、 上記高融点金属層および低融点金属層を配線パターンに
従つてエッチングして電極配線を形成する工程と、 上記電極配線の上部にあたる低融点金属層の表面の角を
丸める熱処理工程と具備し、 上記角を丸めた電極配線の表面および絶縁層の表面に絶
縁膜を形成するようにしたことを特徴とする半導体装置
の製造方法。(1) A step of forming a high melting point metal layer on an insulating layer formed on the main surface of a semiconductor substrate on which a semiconductor element is formed; and a step of forming a low melting point metal layer on the surface of the high melting point metal layer. a step of etching the high melting point metal layer and the low melting point metal layer according to a wiring pattern to form an electrode wiring; and a heat treatment step of rounding the corners of the surface of the low melting point metal layer above the electrode wiring. . A method of manufacturing a semiconductor device, characterized in that an insulating film is formed on the surface of the electrode wiring with rounded corners and on the surface of the insulating layer.
基板の主表面に形成される絶縁層と、この絶縁層の配線
部に形成される高融点金属から成る第1の電極配線と、 この第1の電極配線の上面に形成される低融点金属から
成る第2の電極配線とを具備し、 熱処理によって、上記第2の電極配線の角を丸く形成し
、この第2の電極配線の上に絶縁膜が形成されているこ
とを特徴とする半導体装置。(2) a semiconductor substrate on which a semiconductor element is formed, an insulating layer formed on the main surface of this semiconductor substrate, a first electrode wiring made of a high-melting point metal formed in the wiring part of this insulating layer; a second electrode wiring made of a low melting point metal formed on the upper surface of the first electrode wiring; the corners of the second electrode wiring are rounded by heat treatment; A semiconductor device characterized in that an insulating film is formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29410585A JPS62154759A (en) | 1985-12-27 | 1985-12-27 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29410585A JPS62154759A (en) | 1985-12-27 | 1985-12-27 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62154759A true JPS62154759A (en) | 1987-07-09 |
Family
ID=17803350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29410585A Pending JPS62154759A (en) | 1985-12-27 | 1985-12-27 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62154759A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6436023A (en) * | 1987-07-31 | 1989-02-07 | Sony Corp | Dry etching |
KR100382955B1 (en) * | 2000-10-10 | 2003-05-09 | 엘지.필립스 엘시디 주식회사 | Method for fabricating the array substrate for Liquid crystal display device and the same |
US7060552B2 (en) | 2001-08-28 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Memory device with hydrogen-blocked ferroelectric capacitor |
-
1985
- 1985-12-27 JP JP29410585A patent/JPS62154759A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6436023A (en) * | 1987-07-31 | 1989-02-07 | Sony Corp | Dry etching |
KR100382955B1 (en) * | 2000-10-10 | 2003-05-09 | 엘지.필립스 엘시디 주식회사 | Method for fabricating the array substrate for Liquid crystal display device and the same |
US6765270B2 (en) | 2000-10-10 | 2004-07-20 | Lg. Philips Lcd Co., Ltd. | Thin film transistor array gate electrode for liquid crystal display device |
US7176535B2 (en) | 2000-10-10 | 2007-02-13 | Lg. Philips Lcd Co., Ltd. | Thin film transistor array gate electrode for liquid crystal display device |
US7060552B2 (en) | 2001-08-28 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Memory device with hydrogen-blocked ferroelectric capacitor |
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