JPS62120700A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62120700A JPS62120700A JP60260493A JP26049385A JPS62120700A JP S62120700 A JPS62120700 A JP S62120700A JP 60260493 A JP60260493 A JP 60260493A JP 26049385 A JP26049385 A JP 26049385A JP S62120700 A JPS62120700 A JP S62120700A
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- 238000012360 testing method Methods 0.000 abstract description 6
- 239000013256 coordination polymer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 3
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102100026191 Class E basic helix-loop-helix protein 40 Human genes 0.000 description 1
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- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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-
- H01L29/78—
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
全ワード線を選択する手段と、全ビット線を選択する手
段と、ワード線を一本おきにすべて選択する手段とを備
える半導体記憶装置であって、メモリの試験時にチェッ
カーパターンを書く時間を短縮できる。
段と、ワード線を一本おきにすべて選択する手段とを備
える半導体記憶装置であって、メモリの試験時にチェッ
カーパターンを書く時間を短縮できる。
本発明は半導体記憶装置の構成に係り、特にＥ２ ＰＲ
ＯＭ （電気的書込み消去可能なメモリ）等の半導体記
憶装置の試験時間の短縮を図るための構成に関する。
ＯＭ （電気的書込み消去可能なメモリ）等の半導体記
憶装置の試験時間の短縮を図るための構成に関する。
（従来の技術〕
従来、半導体記憶装置の試験時には特定のパターンを書
込み（例えば、チェッカパターン： Ｃｈｅｃｋｅｒ
Ｂｏａｒｄ ） 、これを読出して試験を行なっていた
。
込み（例えば、チェッカパターン： Ｃｈｅｃｋｅｒ
Ｂｏａｒｄ ） 、これを読出して試験を行なっていた
。
ところが、Ｅ２ ＰＲＯＭでは、１バイトの書換えにｌ
Ｑｍｓｅｃ程度の長時間を必要とするため、通常のよう
に書込んだのでは非常に長い時間を必要とする。第４図
にＥ２ ＦＲＯＭのメモリセルの要部断面図を示してい
る。第４図において、Ｓ。
Ｑｍｓｅｃ程度の長時間を必要とするため、通常のよう
に書込んだのでは非常に長い時間を必要とする。第４図
にＥ２ ＦＲＯＭのメモリセルの要部断面図を示してい
る。第４図において、Ｓ。
Ｄはメモリセルのソース、ドレイン、ＣＧはメモリセル
のコントロールゲート、ＦＧはフローティングゲートで
ある。Ｅ２ ＰＲＯＭにおいては、フローティングゲー
トに電子が入り、Ｓ、Ｄ間がカットオフになるのがイレ
イズ（ｅ ｒ ａ ｓ ｅ）で“１”が書込まれ、ＦＧ
から電子が抜けるのがライト（ｗｒｉｔｅ）で０″が書
込まれる。すなわち、イレイズの場合は、コン１−ロー
ルゲートＣＧの電位を高電位ｖｐｐに上げ、ドレインＤ
をＯｖに落す。コントロールゲートＣＧがＶｐＩｌｌに
上がると、カップリング容量でフローティングゲートの
電位が上昇し、電子がドレインＤからトンネルしてフロ
ーティングゲートＦＣに入り“１”が書込まれる。一方
、ライトの時はこの逆にコントロールゲートＣＧをＯｖ
にしてドレインＤをＶｐｌ）にする。それにより、フロ
ーティングゲートの電子は高電位のドレイン側にトンネ
ルして、十にチャージアップして０″が書込まれること
になる。
のコントロールゲート、ＦＧはフローティングゲートで
ある。Ｅ２ ＰＲＯＭにおいては、フローティングゲー
トに電子が入り、Ｓ、Ｄ間がカットオフになるのがイレ
イズ（ｅ ｒ ａ ｓ ｅ）で“１”が書込まれ、ＦＧ
から電子が抜けるのがライト（ｗｒｉｔｅ）で０″が書
込まれる。すなわち、イレイズの場合は、コン１−ロー
ルゲートＣＧの電位を高電位ｖｐｐに上げ、ドレインＤ
をＯｖに落す。コントロールゲートＣＧがＶｐＩｌｌに
上がると、カップリング容量でフローティングゲートの
電位が上昇し、電子がドレインＤからトンネルしてフロ
ーティングゲートＦＣに入り“１”が書込まれる。一方
、ライトの時はこの逆にコントロールゲートＣＧをＯｖ
にしてドレインＤをＶｐｌ）にする。それにより、フロ
ーティングゲートの電子は高電位のドレイン側にトンネ
ルして、十にチャージアップして０″が書込まれること
になる。
従来の半導体記憶装置では、試験時に、以上の操作を繰
返してメモリに”１”０″を書込んでチェッカーパター
ンを作らなければならず、特に書込みに比較的長時間を
要するＥ２ ＰＲＯＭ等の半導体記憶装置では時間がか
かり過ぎる欠点があった。
返してメモリに”１”０″を書込んでチェッカーパター
ンを作らなければならず、特に書込みに比較的長時間を
要するＥ２ ＰＲＯＭ等の半導体記憶装置では時間がか
かり過ぎる欠点があった。
本発明においては、全ワード線を選択する手段と、全ビ
ット線を選択する手段と、ワード線を一本おきにすべて
選択する手段とを備える半導体記憶装置を提供し、上記
問題点を解決するものである。
ット線を選択する手段と、ワード線を一本おきにすべて
選択する手段とを備える半導体記憶装置を提供し、上記
問題点を解決するものである。
上記構成によれば、第１図（Ａ）〜（Ｂ）の約４バイＩ
・分の時間の操作によりチェッカーパターンを作成でき
る。第１図において、黒丸はイレイズ（“１″が書込ま
れた状態）、白丸はライト（０”が書込まれた状態）を
示す。
・分の時間の操作によりチェッカーパターンを作成でき
る。第１図において、黒丸はイレイズ（“１″が書込ま
れた状態）、白丸はライト（０”が書込まれた状態）を
示す。
以下にその操作を説明する。
（Ａ）全ワード線ＷＬＩ、ＷＬ２．・−を選択状態にし
、全ビット線ＢＬＩ、ＢＬ２．−を“１″にする。全て
のセルにデータ“１″が書込まれ、全ピットイレイズが
おこなわれる。
、全ビット線ＢＬＩ、ＢＬ２．−を“１″にする。全て
のセルにデータ“１″が書込まれ、全ピットイレイズが
おこなわれる。
（Ｂ）全ワード線ＷＬＩ、ＷＬ２．−・・を選択状態に
し、ビット線ＢＬＩ、ＢＬ２．−を交互に０”、“ｉ”
、”ｏ” ＩＩＩＺ−にして、ビット線１本おきに書込
み“０”を行う。
し、ビット線ＢＬＩ、ＢＬ２．−を交互に０”、“ｉ”
、”ｏ” ＩＩＩＺ−にして、ビット線１本おきに書込
み“０”を行う。
（Ｃ）ワード線一本おきに選択し、ビット線を全て“１
”にしてワード線一本おきにイレイズする。
”にしてワード線一本おきにイレイズする。
（Ｄ）ワード線一本おきに選択して（Ｂ）とビット線の
データを逆にしてＢＬｌ、ＢＬ２．−を交互に“１″、
′Ｏ″、′１”、′０″、−にして、ビット線１本おき
に書込み０”を行う。
データを逆にしてＢＬｌ、ＢＬ２．−を交互に“１″、
′Ｏ″、′１”、′０″、−にして、ビット線１本おき
に書込み０”を行う。
以上の４操作により、チェッカーパターンが（Ｄ）のよ
うに書込まれる。各操作は約１バイトの書込み時間で済
むので、本発明によれば約４バイト分の書込み時間でチ
ェッカーパターンを作成することができる。
うに書込まれる。各操作は約１バイトの書込み時間で済
むので、本発明によれば約４バイト分の書込み時間でチ
ェッカーパターンを作成することができる。
第２図に本発明の実施例の回路要部を示し、第３図にそ
のセル領域の部分図を示している。
のセル領域の部分図を示している。
先ず、セル領域、及び基本的書込み動作について、第３
図を用いて説明する。
図を用いて説明する。
第３図において、Ｘ方向のワード線ＷＬＩ、ＷＬ２．−
−一とＹ方向のビット線ＢＬとの各交差点には、１バイ
ト（８ビツト）分のメモリセル１が配置されていて、個
々のメモリセル２は前記第４図のフローティングゲート
ＦＣとコントロールゲートＣＧを備える１個のメモリト
ランジスタと１ （ＩＩのＭＯＳ Ｆ ＥＴからなる２
素子／ビツト構成で８個並んでいる。各１バイト分のメ
モリセル８個を制御するためにコントロールゲートの電
圧制御用のトランジスタ４を設け、そのゲートをやはり
ワード線ＷＬＩ、ＷＬ２．−・・に接続している。一方
、ビット線ＢＬにはＹゲートのトランジスタ３が設けら
れそれぞれ制御信号Ｙｌ、Ｙ２．−で制御される。５は
セル・リファレンス回路でありライトの時０■、イレイ
ズの時２１■、リードの時２Ｖを発生し、各Ｙゲートを
介してコントロールゲート制御用トランジスタ４に供給
される。Ｄｉｌ、Ｄｉ２．−ｍ−はデータ入力であり、
各バイトのメモリセルにそれぞれのＹゲートを介して接
続する。
−一とＹ方向のビット線ＢＬとの各交差点には、１バイ
ト（８ビツト）分のメモリセル１が配置されていて、個
々のメモリセル２は前記第４図のフローティングゲート
ＦＣとコントロールゲートＣＧを備える１個のメモリト
ランジスタと１ （ＩＩのＭＯＳ Ｆ ＥＴからなる２
素子／ビツト構成で８個並んでいる。各１バイト分のメ
モリセル８個を制御するためにコントロールゲートの電
圧制御用のトランジスタ４を設け、そのゲートをやはり
ワード線ＷＬＩ、ＷＬ２．−・・に接続している。一方
、ビット線ＢＬにはＹゲートのトランジスタ３が設けら
れそれぞれ制御信号Ｙｌ、Ｙ２．−で制御される。５は
セル・リファレンス回路でありライトの時０■、イレイ
ズの時２１■、リードの時２Ｖを発生し、各Ｙゲートを
介してコントロールゲート制御用トランジスタ４に供給
される。Ｄｉｌ、Ｄｉ２．−ｍ−はデータ入力であり、
各バイトのメモリセルにそれぞれのＹゲートを介して接
続する。
この構成で或１バイトを選ぶ時には、Ｙゲートの一つと
或ワード線を選択する事によりその交点のバイトが選ば
れる。以下にイレイズ、ライトの基本操作を示す。
或ワード線を選択する事によりその交点のバイトが選ば
れる。以下にイレイズ、ライトの基本操作を示す。
■イレイズ
特定のバイト例えばＹｌとＷＬＩとの交点のバイトを選
択し、セル・リファレンス回路をＶｐｆｌ（２１Ｖ）に
上昇し、そのバイトのビット線ＢＬを０■に落す。それ
により、前述の第４図で説明したイレイズ条件のコント
ロールゲートＣＧ ＝ Ｖ ｐｐ。
択し、セル・リファレンス回路をＶｐｆｌ（２１Ｖ）に
上昇し、そのバイトのビット線ＢＬを０■に落す。それ
により、前述の第４図で説明したイレイズ条件のコント
ロールゲートＣＧ ＝ Ｖ ｐｐ。
ドレイン電圧＝Ｏｖの条件となり、イレイズが行なわれ
、各メモリセルに“１″が書かれる。
、各メモリセルに“１″が書かれる。
■ライト
特定のバイト、ＹｌとＷＬｌとの交点のバイトを選択し
、セル・リファレンス回路をＯｖに落し、そのバイトの
ビット線ＢＬをｖｐｐに上げる。それにより、前述の第
４図で説明したライト条件のコントロールゲートＣＧ−
ＯＶ、 ドレイン電圧＝■ｐｐの条件となり、ライト
が行なわれ、各メモリセルにＯ″′が書かれる。
、セル・リファレンス回路をＯｖに落し、そのバイトの
ビット線ＢＬをｖｐｐに上げる。それにより、前述の第
４図で説明したライト条件のコントロールゲートＣＧ−
ＯＶ、 ドレイン電圧＝■ｐｐの条件となり、ライト
が行なわれ、各メモリセルにＯ″′が書かれる。
次に本発明の実施例の第２図の回路を詳細に説明する。
第２図において、Ｔ１．Ｔ２は外部端子、ＨＢｌ、ＨＢ
２は高電圧検出回路、Ｑｌ、Ｑ２、およびＱ３．Ｑ４は
ワード側のデコーダ回路ＤＥＣ１，ＤＥＣ２、・−の電
源のスイッチ回路を構成するインバータ回路、ＤＰＩ、
ＤＲ２，−・−はドライバ回路、ＴＧはトランスファゲ
ート、ＷＬ、。
２は高電圧検出回路、Ｑｌ、Ｑ２、およびＱ３．Ｑ４は
ワード側のデコーダ回路ＤＥＣ１，ＤＥＣ２、・−の電
源のスイッチ回路を構成するインバータ回路、ＤＰＩ、
ＤＲ２，−・−はドライバ回路、ＴＧはトランスファゲ
ート、ＷＬ、。
ＷＬ２．−−・はセル領域に設けられたワード線、ＣＰ
はチャージホンプ、ｖｐｐｔ、は内部Ｖｐｐ線、ＶＰＰ
は高電圧Ｖｐｐ発生回路である。Ｑｌ、Ｑ２、及びＱ３
．Ｑ４のワード側のデコーダ回路ＤＥＣＩ。
はチャージホンプ、ｖｐｐｔ、は内部Ｖｐｐ線、ＶＰＰ
は高電圧Ｖｐｐ発生回路である。Ｑｌ、Ｑ２、及びＱ３
．Ｑ４のワード側のデコーダ回路ＤＥＣＩ。
ＤＥＣ２、−・−の電源のスイッチ回路３１．Ｓ２はそ
れぞれｐ−ｃｈＭＯｓ ）ランジスタとｎ−ｃｈＭＯｓ
トランジスタで構成されており、Ｑｌ、Ｑ２のスイッ
チ回路Ｓ１と、Ｑ３．Ｑ４のスイッチ回路Ｓ２の出力は
一つおきのデコーダ回路に交互に接続される。例えば、
第２図においては奇数番のデコーダ回路にＱｌ、Ｑ２の
電源スイツチ回路Ｓ１が接続し、偶数番のデコーダ回路
にＱ３．Ｑ４の電源スイツチ回路Ｓ２が接続している。
れぞれｐ−ｃｈＭＯｓ ）ランジスタとｎ−ｃｈＭＯｓ
トランジスタで構成されており、Ｑｌ、Ｑ２のスイッ
チ回路Ｓ１と、Ｑ３．Ｑ４のスイッチ回路Ｓ２の出力は
一つおきのデコーダ回路に交互に接続される。例えば、
第２図においては奇数番のデコーダ回路にＱｌ、Ｑ２の
電源スイツチ回路Ｓ１が接続し、偶数番のデコーダ回路
にＱ３．Ｑ４の電源スイツチ回路Ｓ２が接続している。
通常のメモリ動作においては、外部端子ＴＩ。
Ｔ２に通常電圧（０〜５Ｖ）の信号が印加される。
従って、高電圧検出回路ＨＢＩ、ＨＢ２は動作せず、デ
コーダの電源スイツチ回路ＳＬ、Ｓ２の入力は共に“Ｌ
″であり、その出力は”Ｈ”であって高位の電源電圧が
全デコーダ回路に印加され、デコーダのアドレス入力に
応じて通常のメモリ動作が行なわれる。
コーダの電源スイツチ回路ＳＬ、Ｓ２の入力は共に“Ｌ
″であり、その出力は”Ｈ”であって高位の電源電圧が
全デコーダ回路に印加され、デコーダのアドレス入力に
応じて通常のメモリ動作が行なわれる。
一方、メモリの試験時に、全ワード線選択を行なう時に
は、外部端子ＴＩを通常以上の高電圧に −上げ、Ｔ２
を通常範囲の電圧にしておく。電源スイツチ回路ＳＬ、
Ｓ２の入力はともに“Ｈ”となり、その出力は“Ｌ”と
なり、全デコーダ回路の電源が“Ｌ”となり、その出力
は“Ｌ”であり、全ドライバ回路の入力が°′Ｌ”で、
その出力及びワード線電位は“Ｈ”となり、全ワード線
が選択される。
は、外部端子ＴＩを通常以上の高電圧に −上げ、Ｔ２
を通常範囲の電圧にしておく。電源スイツチ回路ＳＬ、
Ｓ２の入力はともに“Ｈ”となり、その出力は“Ｌ”と
なり、全デコーダ回路の電源が“Ｌ”となり、その出力
は“Ｌ”であり、全ドライバ回路の入力が°′Ｌ”で、
その出力及びワード線電位は“Ｈ”となり、全ワード線
が選択される。
一本おきのワード線を選択するモードは外部端子Ｔｌ、
Ｔ２をともに通常以上の高電圧に上げる。それにより、
電源スイツチ回路Ｓ１が“Ｌ”となり、Ｓ２が”Ｈ”と
なるから、Ｓｌに接続する奇数番のデコーダが選択とな
り、奇数番のワード線が全て選択される。このとき、Ｓ
２に接続する偶数番のデコーダには通常の電源電圧が印
加されるから、これに接続するデコーダは通常のように
アドレスに応じて選択される状態にある。そこでこの実
施例では、一本おきの選択モードでは全アドレス（また
は偶数番のワードアドレス）を“Ｌ”としておくことに
より、奇数番のワード線を選択、偶数番のワード線を非
選択にする。
Ｔ２をともに通常以上の高電圧に上げる。それにより、
電源スイツチ回路Ｓ１が“Ｌ”となり、Ｓ２が”Ｈ”と
なるから、Ｓｌに接続する奇数番のデコーダが選択とな
り、奇数番のワード線が全て選択される。このとき、Ｓ
２に接続する偶数番のデコーダには通常の電源電圧が印
加されるから、これに接続するデコーダは通常のように
アドレスに応じて選択される状態にある。そこでこの実
施例では、一本おきの選択モードでは全アドレス（また
は偶数番のワードアドレス）を“Ｌ”としておくことに
より、奇数番のワード線を選択、偶数番のワード線を非
選択にする。
次に、先に第１図に関して示した、チェッカーパターン
の作成を第２図に対応して説明する。
の作成を第２図に対応して説明する。
（Ａ）外部端子Ｔｌを５■以上の高電圧にして全ワード
線ＷＬＩ、ＷＬ２．・−を選択状態にし、全ピント線Ｂ
ＬＩ、ＢＬ２．・−・を１”にする。全てのセルにデー
タ“１″が書込まれ、全ピットイレイズがおこなわれる
。
線ＷＬＩ、ＷＬ２．・−を選択状態にし、全ピント線Ｂ
ＬＩ、ＢＬ２．・−・を１”にする。全てのセルにデー
タ“１″が書込まれ、全ピットイレイズがおこなわれる
。
（Ｂ）外部端子ＴＩを５■以上の高電圧にして全ワード
＄ｊＩＷＬＩ、ＷＬ２．−・を選択状態にし、全ワード
線ＷＬＩ、ＷＬ２．−を選択状態にし、ビット線ＢＬＩ
、ＢＬ２．・−を交互にｌ′Ｏ”、１”、′０″、“１
ｍ、−・にして、ビット線１本おきに書込み“Ｏ″を行
う。
＄ｊＩＷＬＩ、ＷＬ２．−・を選択状態にし、全ワード
線ＷＬＩ、ＷＬ２．−を選択状態にし、ビット線ＢＬＩ
、ＢＬ２．・−を交互にｌ′Ｏ”、１”、′０″、“１
ｍ、−・にして、ビット線１本おきに書込み“Ｏ″を行
う。
（Ｃ）外部端子Ｔｌ、Ｔ２を５Ｖ以上の高電圧とし、奇
数番のワード線をすべて選択、偶数番のワード線を非選
択とワード線一本おきに選択し、ビット線を全て“１”
にしてワード線一本おきのセルをイレイズする。
数番のワード線をすべて選択、偶数番のワード線を非選
択とワード線一本おきに選択し、ビット線を全て“１”
にしてワード線一本おきのセルをイレイズする。
（Ｄ）外部端子ＴＩ、Ｔ２を５Ｖ以上の高電圧とし、奇
数番のワード線を選択、偶数番のワード線を非選択とワ
ード線一本おきに選択した状態で、（Ｂ）とビット線の
データを逆にしてＢＬＩ、ＢＬ２．−−−を交互に１″
、″Ｏ”、“１”、Ｏ”、・・・にし、ビット線１本お
きに書込み“０”を行う。
数番のワード線を選択、偶数番のワード線を非選択とワ
ード線一本おきに選択した状態で、（Ｂ）とビット線の
データを逆にしてＢＬＩ、ＢＬ２．−−−を交互に１″
、″Ｏ”、“１”、Ｏ”、・・・にし、ビット線１本お
きに書込み“０”を行う。
以上により、第１図と同様にチェッカーパターンが作成
できる。
できる。
なお、第２図の回路で、トランスファーゲートＴＧ、チ
ャージポンプＣＰ、高電圧発生回路Ｖｌ）ｐは普通のＥ
２ＰＲ，ＯＭと同様であり、内部の高電圧発生回路で発
生した書込み用の高電圧ｖｐｐを内部Ｖｌ）Ｐ線を介し
てチャージポンプＣＰに接続し、選択されたワード線の
チャージポンプＣＰは該選択されたワード線に書込み用
の高電圧を印加する。トランスファーゲートＴＧは、そ
の際、デコーダ側に電流が漏れるのを防ぐため遮断する
ものである。
ャージポンプＣＰ、高電圧発生回路Ｖｌ）ｐは普通のＥ
２ＰＲ，ＯＭと同様であり、内部の高電圧発生回路で発
生した書込み用の高電圧ｖｐｐを内部Ｖｌ）Ｐ線を介し
てチャージポンプＣＰに接続し、選択されたワード線の
チャージポンプＣＰは該選択されたワード線に書込み用
の高電圧を印加する。トランスファーゲートＴＧは、そ
の際、デコーダ側に電流が漏れるのを防ぐため遮断する
ものである。
以上のように、本発明によれば、 全ワード線を選択す
る手段と、全ビット線を選択する手段と、ワード線を一
本おきにすべて選択する手段を設けることにより、第１
図に関して説明したように、約４バイト分の書込み時間
でチェッカーパターン楠＋−一を作成することができ、
特に書込みに長時間を要するＥ２ ＦＲＯＭ等の半導体
記憶装置の試験時間を大幅に短縮することが可能になる
。
る手段と、全ビット線を選択する手段と、ワード線を一
本おきにすべて選択する手段を設けることにより、第１
図に関して説明したように、約４バイト分の書込み時間
でチェッカーパターン楠＋−一を作成することができ、
特に書込みに長時間を要するＥ２ ＦＲＯＭ等の半導体
記憶装置の試験時間を大幅に短縮することが可能になる
。
第１図（Ａ）〜（Ｄ）は本発明の半導体記憶装置による
チェッカーパターンの作成を示す図、第２図は本発明の
実施例の回路図、第３図は第２図のセル領域の部分図、
第４図はＥ２ ＦＲＯＭの説明図である。 Ｔｌ、Ｔ２・・・外部端子 ＨＢｌ、ＨＢ２・・・高電圧検出回路 ３１．３２・・・・デコーダの電源スイツチ回路ＤＥＣ
Ｉ、ＤＥＣ２，・−・・・デコーダ回路ＤＲＩ、ＤＲ２
，・・・・・・ドライバ回路ＴＧ・・・・・トランスフ
ァーゲート ＣＰ・・・・・チャージポンプ
チェッカーパターンの作成を示す図、第２図は本発明の
実施例の回路図、第３図は第２図のセル領域の部分図、
第４図はＥ２ ＦＲＯＭの説明図である。 Ｔｌ、Ｔ２・・・外部端子 ＨＢｌ、ＨＢ２・・・高電圧検出回路 ３１．３２・・・・デコーダの電源スイツチ回路ＤＥＣ
Ｉ、ＤＥＣ２，・−・・・デコーダ回路ＤＲＩ、ＤＲ２
，・・・・・・ドライバ回路ＴＧ・・・・・トランスフ
ァーゲート ＣＰ・・・・・チャージポンプ
Claims (1)
- 全ワード線を選択する手段と、全ビット線を選択する手
段と、ワード線を一本おきにすべて選択する手段とを備
える半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260493A JPS62120700A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
| KR1019860008992A KR910004788B1 (ko) | 1985-11-20 | 1986-10-27 | 반도체 프로그램어블 메모리장치 |
| DE8686115639T DE3686933T2 (de) | 1985-11-20 | 1986-11-11 | Programmierbares halbleiterspeichergeraet. |
| EP86115639A EP0223188B1 (en) | 1985-11-20 | 1986-11-11 | Semiconductor programmable memory device |
| US06/930,399 US4744058A (en) | 1985-11-20 | 1986-11-14 | Semiconductor programmable memory device and method of writing a predetermined pattern to same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260493A JPS62120700A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120700A true JPS62120700A (ja) | 1987-06-01 |
| JPH0466080B2 JPH0466080B2 (ja) | 1992-10-22 |
Family
ID=17348728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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