JPS621276A

JPS621276A - Ｍｏｓ型半導体装置

Info

Publication number: JPS621276A
Application number: JP13957085A
Authority: JP
Inventors: Junji Kiyono; 純司清野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-06-26
Filing date: 1985-06-26
Publication date: 1987-01-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＭＯＳ型半導体装置に関し、特に素子の微細化
と動作の高速化を図ったＭＯ５型半導体装置に関する。

〔従来の技術〕

近年の半導体装置、特にＭＯＳ型半導体装置の高集積化
および動作の高速化に伴って、第３図に示す構造のＭＯ
Ｓ型電界効果トランジスタが提案されている。即ち、こ
のＭＯＳ型電界効果トランジスタ１は、ゲート電極２を
二層構造とし、下層３はリンをドープしたポリシリコン
で構成し、上層４は高融点金属のシリサイドで構成して
低抵抗化を図っている。また、ソース領域５とドレイン
領域６は夫々前記ゲート電極２を利用した自己整合法に
よって形成しており、これらソース領域５とドレイン領
域６を構成する不純物層は、層抵抗を低減して高速化を
達成するために、比較的に深い接合でかつ不純物濃度も
高いものにしている。

一方、ＭＯＳ型電界効果トランジスタの微細化を図るた
めにそのゲート長は可及的に小さくなるようにしている
０図中、７はゲート絶縁膜、８は眉間絶縁膜、９は配ｗ
ＡｌＷ、１０は半導体基板である。

〔発明が解決しようとする問題点〕

上述した従来のＭＯＳ型電界効果トランジスタでは、素
子の微細化を図るためにゲート長を更に短（していくと
、前記ドレイン領域６の接合が深くかつ高濃度に構成さ
れているために、ゲート電極２のドレイン端に電界集中
が生じることになり、この電界によってホットキャリア
がゲート絶縁膜中に注入されてＭＯＳ型電界効果トラン
ジスタの特性を劣化させるという所謂ドレイン耐圧の低
下を生ずることになる。

このため、これまでにソース・ドレイン領域のゲート側
不純物濃度を低下させる等の構造（ＬＤＤ構造）が提案
されてはいるが、この構造では少なくとも２回の不純物
ドープ工程を必要とし、製造工程が複雑になるという問
題がある。

〔問題点を解決するための手段〕

本発明のＭＯＳ型半導体装置は、動作の高速化を図る一
方で耐圧を向上しかつ素子の微細化を達成するために、
ゲート電極を少なくとも第１および第２の電極層で二層
に構成し、その上側の第２電極層の両端を第１の電極層
から両側に張り出させる一方、ソース・ドレイン領域は
このゲート電極を利用した自己整合法によって形成し、
かつ前記第２の電極層の張り出した部分の下側位置では
他の部分よりも接合深さを浅くかつ不純物濃度を低く構
成している。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例の断面図であり、第２図（ａ
）〜（Ｃ）にその製造工程図を示している。

これを製造工程に従って説明すると、先ず第２図（ａ）
のように、Ｐ型シリコン基板１１上に選択酸化法（ＬＯ
ＣＯ３法）によって厚いシリコン酸化膜からなる素子間
の絶縁分離領域１２を形成し、かつ素子領域には薄いシ
リコン酸化膜でゲート絶縁膜１３を形成する。その上に
ポリシリコン層１４を・ＣＶＤ法によって被着し、かつ
これにリンを熱拡散して低抵抗化させる。更に、その上
にモリブデンをシリサイド化したモリブシリサイド（Ｍ
ｏＳｉ、）層１５をスパッタ法により１０００人〜３０
００人の厚さで重ねて被着する。

次いで、第２図（ｂ）のように、フォトリソグラフィ技
術によりゲート長よりも幾分長くなるようにパターン形
成したレジスト層１６をマスクとし、リアクティブ・ス
パジタ・エツチングの技術を用いて上側のモリブシリサ
イド層１５をエツチング形成する。続いて、ポリシリコ
ン層１４をエツチングし、この時エツチング条件を適宜
調整することにより、ポリシリコン層１４が本来のゲー
ト長となるように約０．２μｍ程度サイドエツチングを
行う。これにより、ポリシリコン層１４からなる下側の
第１の電極層１４ａと、モリブシリサイド層１５からな
る上側の第２の電極層１５ａとでゲート電極１７が構成
され、しかも第２の電極層１５ａは、その両端を第１の
電極層１４ａよりも両側に張り出した構成とされる。

その上で、前記レジスト層１６を除去した後、第２図（
Ｃ）のように、前記ゲート電極１７をマスクにして、Ｎ
型不純物としてのひ素をイオン注入し、ソース領域１８
およびドレイン領域１９を自己整合法により形成する。

この時、イオンの加速エネルギは注入したイオンの一部
が前記第２の電極層１５ａを通過できる程度に設定する
。これにより、前記ソース領域１８およびドレイン領域
１９では、第２の電極層１５ａの外側の高濃度でかつ接
合の深い不純物領域１８ａ、１９ａと、第２の電極層１
５ａによって・一部のみが通過された不純物によって形
成された低濃度でかつ接合の浅い不純物領域１８ｂ、１
９ｂが夫々構成されることになる。

しかる後、常法により眉間絶縁膜２０、コンタクトホー
ル２１．．２２およびアルミニウム配線層２３を形成す
れば、第１図に示すＭＯＳ型電界効果トランジスタを完
成できる。

以上の構成によれば、ソース領域１８およびドレイン領
域１９では、大部分は高濃度領域１８ａ。

１９ａで構成しているため、その低抵抗化を図って動作
の高速化を達成する一方、ゲート電極１７側には夫々低
濃度領域１８ｂ、１９ｂが構成されているために、特に
ドレイン領域１９では電界の集中を緩和することができ
、耐圧の向上を達成できる。これにより、ゲート長の縮
小を可能にして素子の微細化を図るとともに、耐圧の向
上を図って動作の高速化を達成することができる。

また、以上の構成では、ゲート電極１７に第１の電極層
１４ａよりも両側に張り出した第２の電極層１５ａを形
成しておけば、ソース・ドレイン領域１８．１９を自己
整合法により形成するだけで自然に高・低の濃度領域を
有するソース・ドレイン領域を形成することができるの
で、製造工程の大幅な増大を回避でき、製造の容易化を
図ることもできる。

ここで、前記実施例ではＰ型シリコン基板にＮチャネル
ＭＯＳ型電界効果トランジスタを構成した場合を示した
が、Ｎ型半導体基板にＰ型不純物を導入してＰチャネル
ＭＯＳ型電界効果トランジスタを構成してもよい。また
、単一導電型の半導体基板に限らず、ウェル構造を有す
る半導体基板を用いてもよい。更に、不純物としてはひ
素、リン等複数のイオンを組み合わせてもよい。

一方、ゲート電極は二層構造に限らず三層以上の複数層
としてもよく、またこれらの材料とじてはポリシリコン
、金属シリサイド、メタル等のいずれの組み合わせでも
よく、また上層としては絶縁膜を用いてもよい。

〔発明の効果〕

以上説明したように本発明のＭＯＳ型半導体装置は、多
層に構成したゲート電極の第２の電極層を第１の電極層
よりも両側に張り出した構成とし、この張り出した部分
の下側のソース・ドレイン領域を他の部分よりも浅い接
合でかつ低い不純物濃度に構成してい・るので、ゲート
長の縮小によってもドレイン耐圧を向上でき、しかもゲ
ート電極の多層化やソース・ドレイン領域の高い不純物
濃度や深い接合深さによってその低抵抗化を図ることが
でき、これにより半導体素子の微細化、高耐圧化および
、動作の高速化を達成できる効果がある。

【図面の簡単な説明】

第１図は本発明のＭＯＳ型半導体装置の一実施例の断面
図、第２図（ａ）〜（ｃ）は製造工程を説明するための
断面図、第３図は従来の半導体装置の断面図である。１・・・ＭＯＳ型電界効果トランジスタ、２・・・ゲー
ト電極、５・・・ソース領域、−６・・・ドレイン領域
、７・・・ゲート絶縁膜、１０・・・半導体基板、１１
・・・シリコン基板、１２・・・素子間絶縁分離領域、
１３・・・ゲート絶縁膜、１４・・・ポリシリコン層、
１４ａ・・・第１の電極層、１５・・・モリプシリサイ
ド層、１５ａ・・・第２の電極層、１６・・・レジスト
層、１７・・・ゲート電極、１８・・・ソース領域、１
８ｂ・・・低濃度領域、１９・・・ドレイン領域、１９
ｂ・・・低濃度領域、２０・・・層間絶縁膜、２３・・
・アルミニウム配線層。第１図第３図

Claims

【特許請求の範囲】

１、ゲート電極を少なくとも下側の第１の電極層と、上
側の第２の電極層とで二層に構成したＭＯＳ型電界効果
トランジスタを有する半導体装置において、前記第２の
電極層の両端を第１の電極層よりも両側に張り出させる
一方、ソース・ドレイン領域はこのゲート電極を利用し
た自己整合法によって形成するとともに、前記第２の電
極層が張り出した部分の下側位置には他の領域よりも接
合深さを浅くかつ不純物濃度を低くした領域を構成した
ことを特徴とするＭＯＳ型半導体装置。