JPS6186793A - 高解像度のグラフイツクシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、解像度の高いビデオ表示システムに
係り、特に、多ビームの陰極線管及び並列処理技術を用
いて解像度の高い表示を形成する装置及び方法に係る。

従来の技術 従来の高解像度ビデオ表示装置は、一般に、解像度が１
２８０Ｘ１０２４ビクセル以下である。

（ピクセルとは、像を分解する最も小さい単位であり、
ビデオ表示装置の１走査線上のはゾ１点に対応する。）
然し乍ら、医療用の新しい造影装置や１種々の他の情報
処理分野では、もっと解像度の高いビデオ表示装置が必
要とされる。

発明が解決しようとする問題点 現在、ビデオ表示装置の解像度が約１２８０Ｘ１０２４
ピクセルに抑えられている１つの理由は、現在のビデオ
表示装置の構造上、非常に速度が高く然も高価な回路を
用いずに高いピクセル密度（これは、高い分解能と等価
である）を得ることがほとんどできないからである。

もう１つの理由は、適切な陰極線管がないためである。

公知技術には、少なくとも２種類の多ビーム陰極線管が
ある。第１の形式の陰極線管は。

カラーテレビ用のブラウン管であって、これは、３つの
カラーの各々に対して１つづつの電子ビームを発生する
３個の電子銃を有している。このような陰極線管が１例
えば、フランス氏等の米国特許第３，３９３，３３６号
、カール氏の米国特許第３，４１１，０２９号、ヴアン
・リーラエン氏等の米国特許第３，９７３，１６１号、
ストラドン氏の米国特許第４，２０８，５８１号及びヴ
アン・デル・ハイジエン氏等の米国特許第４，３３７．
４０９号に開示されている。第２の形式の陰極線管は、
単−電子銃多ビームの陰極線管であり、例えば、ムラタ
氏等の米国特許第３，５９４，６００号、デツプ氏等の
米国特許第４，３６１，７８１号及びマーシャル氏等の
米国特許第３，９９９．２６３号に開示されている。

問題を解決するための手段 本発明の主たる目的は、解像度の高い改良されたビデオ
表示システムを提供することである。

本発明の更に別の目的は、多ビーム陰極線管を用いて多
量のデータを容易に表示することができ、従来よりも高
い解像度のビデオ表示装置Ｅ使用できるようにするビデ
オメモリ及び制御構造体を提供することである。

要約すれば、本発明は、複数の走査線を同時に表示する
ように複数のビームを発生する単一電子銃の多ビーム陰
極線管を有した多ビームラスタ走査ビデオ表示システム
に係る。上記の陰極線管は、各ビームのための信号を受
け取る入力端子を有している。又、各ビームのためのビ
デオデータを記憶するビデオメモリが設けられていると
共に、各ビームのためのビデオメモリから陰極線管の入
力端子にビデオデータを同時に転送するピクセルスパイ
タも設けられている。ビデオメモリは、多数のビームに
対してビデオデータを同時にアクセスするのを容易にす
ると共に、多数のビデオデータフレーム内の特定のピク
セルを選択的にアクセスするのを容易にする多次元フォ
ーマットで構成される。

好ましい実施例においては、上記のビデオメモリは、各
ビームごとに多ビツト記憶部を備えており、そしてピク
セルスパイタは、各ビームごとにデジタル／アナログコ
ンバータ（ＤＡＣ）を備えており、これは、多ビツトビ
デオデータをグレイスケールのアナログビデオ信号に変
換する。ビデオメモリをアクセスするためのマルチポー
トメモリ制御器も設けられており、これは、管が走査を
行なっている間にビデオメモリをアクセスする第１ボー
トと、ビデオメモリの内容を更新する第２（優先順位の
低い）ボートとを有している。この第２ポートは、ピク
セルメモリ内の特定のピクセルにＣＰＵがアクセスでき
るようにする。

管が走査を行なっている間には、ビデオ制御器が、ビデ
オメモリの特定のアドレス位置から始めて所定の部分を
順次にアクセスする。

ビデオ像の少なくとも１部分を第２のビデオ像でマスク
するためにグラフィック表示制御器も設けられている。

これにより、主たるビデオ像に、グリッドや、矢印や、
その他の有用なパターンもしくは像を重畳することがで
きる。

更に、マイクロプロセッサも設けられており、これは、
外部ソースからの所定のコマンドに応答して、ビデオメ
モリにデータを選択的に書き込んだりここから読み取っ
たりすると共に、表示されるビデオメモリ内のデータの
１部分を制御することができる。

本発明の更に別の目的及び特徴は、以下の詳細な説明、
添付図面及び特許請求の範囲から容易に明らかとなろう
。

実施例 第１図には、本発明によるビデオ表示システム１１がブ
ロック図で示されている。このシステム１１の主たる機
能ブロックは、多ビーム陰極線管（ＣＲＴ）１２．各ビ
ームのためのビデオメモリ・論理回路２０−２７、制御
器１３、及び、この制御器１３とビデオメモリ・論理回
路２０−２７との間でデータ及び制御信号をやり取りす
るバス１４である。

第２図を説明すれば、ＣＲＴ１２は、８本の走査線上に
同時にデータを表示するように８本のビームを有するラ
スク走査装置である。８本のビームは、平行な隣接走査
線の帯としてスクリーン１６を横切ってスイープし、こ
れらビームがスクリーン１６の左から右へと動く時に画
像を描く。

次いで、水平帰線消去と称する時間中に、ビームはオフ
に（即ち、消去）され、現在の走査線帯のすぐ下の次の
走査線帯の左側に向けられる。全ての像がスクリーン上
に描かれるまでこのプロセスが２５６回続けられる。次
いで、垂直帰線消去と称する時間中に、ビームが消去さ
れ、最も上の走査線帯の左側に向けられる。

当業者に明らかなように、ビームの本数及びスクリーン
上における水平帯の本数は、何等重要な要素ではなく、
本発明の本質から逸脱せずに変更することができる。同
様に、本発明の別の実施例においては、ＣＲＴ１２が左
から右へそして右から左へ交互にスイープすることもで
きるし１．或いは、上から下ヘスイープすることもでき
る。又、本発明は、多ビーム電子銃の特定の構造に関す
るものではなく、ＣＲＴ１２が直視型のものであっても
投影型ものであってもよい。

再び第１図を説明すれば、ＣＲＴは、各々のビデオメモ
リ・論理回路２０−２７の出力に接続された各ビームご
との並列入力端子１５を有している。制御器１３は、主
として、ビデオメモリへデータを書き込んだりここから
データを読み取ったりするのに使用される。１つの像に
対してより多くのメモリが必要とされる実施例では、ビ
デオメモリのどのデータ部分を表示すべきかが制御器１
３によって決定される。又、制御器１３は、同期及び帰
線消去信号ＶＳＹＮＣ，Ｈ８ＹＮＣ及びＢＬＡＮＫも発
生し、ＣＲＴ１２は、これらの信号を用いて、ビームの
位置を、ビームの入力端子１５への像データの流れと同
期する。標準的にそうであるように、ＶＳＹＮＣ信号は
、垂直同期周期を表わし、Ｈ８ＹＮＣ信号は、水平同期
周期を表わし、そしてＢＬＡＮＫ信号は、ＣＲＴ１２に
よる像形成を抑制する（即ち、同期周期中に）。

第３図を説明すれば、好ましい実施例において、制御器
１３は、次のように作動する。マイクロプロセッサ３５
（例えば、モートローラ６８０００）は、ホストコンピ
ュータ３６のような外部のソースからのコマンドに応答
して、制御器１３の機能を整合するのに用いられる。制
御器１３は、メモリ３７を有し、これは、制御プログラ
ム（例えば、ホストコンピュータ３６から受けたコマン
ドに対する解読プログラム）を記憶すると共に。

マイクロプロセッサ３５のスクラッチパッドスペースを
与える。一般設計のダイレクト・メモリ・アクセス制御
器（ＤＭＡ）３８を用いて、ビデオメモリ２０−２７へ
のデータの書き込み及びここからのデータの読み取りが
容易にされる。

グラフィック表示制御器ＣＧＤＣ）３９　（例えば、Ｇ
ＤＣ７２２０）は、多数の目的に用いられ葛、先ず、こ
の制御器は、ＣＲＴ１２及びビデオ表示プロセッサ３０
（以下に述べる）によって使用される同期及び帰線消去
信号ＶＳＹＮＣ，Ｈ８ＹＮＣ及びＢＬＡＮＫを発生する
。第２に、主ビデオ像の上に重畳されるマスク層として
用いられる第２のビデオ像を発生する。この第２のビデ
オ像は、マスクメモリもしくはグラフィックメモリと称
するメモリ２０−２７の１部分に記憶される。マスク層
を使用することにより、主ビデオ像の上に、グリッドや
、矢印や、その他の有用なパターンもしくは像を重畳さ
せることができる。

好ましい実施例においては、前記したようにグラフィッ
ク表示制御器３９が設けられると共にマスク層が使用さ
れるが、本発明は、その主たる特徴として、このような
機能を組み込んだ実施例に限定されるものではない。

第９図を説明すれば、好ましい実施例において、主ビデ
オメモリは、次のように構成される。

各々のピクセルごとに、８ビツトのメモリが使用され、
２５６の段階を有するグレイスケールが与えられる。１
つのデータフレーム（１つの完全なスクリーンを形成す
るのに必要なデータ量に対応する）は、２０４８ｘ２０
４８ピクセルより成る。

従って、１つのフレームは、４メガバイト（即ち、３２
メガビツト）のデータより成る。（１バイトは、８ビツ
トである。）システム１１は、３２フレームまでの像デ
ータを受け入れることができる。

好ましい実施例においては、システムを動作させるのに
必要な最低のメモリ量が８メガバイトであり、これは、
２フレームのビデオデータを保持するのに充分なもので
ある。

主ビデオメモリにおいては、いかなる１ピクセルデータ
の２７ビツトアドレスも、次のように表わされる。

ｆｆｆｆｆｙｙｙｙｙｙｙｙｚｚｚｘｘｘｘｘｘｘｘｘ
ｘｘ但し、ｆｆｆｆｆは、フレーム番号であり、ｙｙｙ
ｙｙｙｙｙは、スクリーン上のピクセルの行即ち帯の番
号（即ち、垂直位置）であり、　ｚｚｚは、ビーム本数
であり、ｘｘｘｘｘｘｘｘｘｘｘは、スクリーン上のピ
クセルの列番号即ち水平位置である。

マスク即ちグラフィックメモリは、ビデオデータの各フ
レームごとに、単一ビットピクセルの個々のマスク即ち
フレームを有することができる。

それ故、マスク即ちグラフィックメモリ内のいかなる１
ピクセルデータのアドレスも、次のように表わすことが
できる。

ｆｆｆｆｆｙｙｙｙｙｙｙｙｚｚｚｘｘｘｘｘｔｘｘｘ
ｘｘ但し−ｆｆｆｆｆ、　ｙｙ）’ｙ）’ｙｙｙ、　ｚ
ｚｚ及びｘｘｘｘｘｘｘｘｘｘｘというフィールドは、
主ビデオメモリの場合と同じ意味をもつ、別の実施例に
おいては、グラフィックメモリは、表示されるビデオデ
ータのフレームに拘りなく使用される単一のデータマス
クもしくはデータフレームのみをもつことができる。

第９図の説明を続けると、ビデオメモリは、多数のビー
ムに対するビデオデータの同時アクセスと、多数のデー
タフレームにおける特定ピクセルの選択的なアクセスと
を容易にするために多次元フォーマットで構成される６
次元は、フレーム、ビーム、グレイスケール、タイル、
Ｘ及びｙである。メモリは、巾１６ビツト（Ｘ方向）、
長さ８ビツト（Ｘ方向、各ビームごとに１つづつ）及び
深さ８ビツト（グレイスケールについて）の「タイル」
として構成される。以下で詳細に説明するように、ＣＲ
Ｔ１２に表示するようにビデオデータがフェッチされる
間に、各タイルが１つのエンティティとして読み取られ
る。即ち、各タイルの全ビットは、単一メモリアドレス
にあるものとして処理される。マイクロプロセッサ３５
がビデオメモリをアクセスする時には、いかなるタイル
内の単一ピクセルをもアドレスすることができる。

ピクセルのグレイスケール内の個々のビットは、好まし
い実施例では個々にアドレスできないが。

マイクロプロセッサ３５のソフトウェアによってこのよ
うな命令を容易に実施することができる。

第３図に説明を戻すと、ビームのためのメモリ・論理回
路２０−２７は、２つのダイナミックメモリ制御器３１
及び３２を使用することにより主ビデオメモリとマスク
メモリとの両方に対して２つのボートを有する。メモリ
制御器３２は、マイクロプロセッサ３５とビデオ表示プ
ロセッサ３０とによるメモリ要求を仲裁する。同様に、
メモリ制御器３１は、ＧＤＣ３９とビデオ表示プロセッ
サ３０とによるメモリ要求を仲裁する。各メモリ制御器
３１及び３２の出力は、ビデオアドレスバス５４又はグ
ラフィックアドレスバス５５のいずれかに各々送られる
メモリアドレス信号である。

本装置に用いられるビデオメモリ及びマスクメモリの量
は、一般的に、非常に大きいので（例えば、好ましい実
施例では、ビデオメモリについては最低６４メガビツト
そしてマスクメモリについては８マガビツト）、装置の
コストを最少限にするために好ましい実施例ではダイナ
ミックメモリが使用される０両方のメモリ制御器３１及
び３２は、メモリ・論理回路２０−２７の各部分のダイ
ナミックメモリを自動的にリフレッシュする。

メモリ制御器３１及び３２のＡポートは、Ｂボートを通
るメモリアクセス要求よりも優先順位が高く、このＡボ
ートは、ＣＲＴ１２が走査を行なっている間にビデオメ
モリ及びマスクメモリをアクセスするように（ビデオ表
示プロセッサ３０によって）使用される。Ｂボートは、
ビデオメモリ及びマスクメモリを読み取ったり更新した
りするようにマイクロプロセッサ３５及びＧＤＣ３９に
よって使用される。ＣＲＴ１２が走査を行なっている間
には、ビデオ表示プロセッサ３０が、ビデオ及びマスク
メモリをアクセスするのに用いるアドレスを発生する。

これらのアドレスは、迅速に、且つ、ビームの走査位置
と連係して発生されねばならない。それ故、第４図に示
す特殊な回路（ビデオ表示プロセッサ３ｏと称する）を
用いて、これらのアドレスが発生される。

８本のビームに対するメモリ・論理回路２〇−２７と制
御器１３との間のバス１４は、多数のサブバスを含んで
いる。制御信号をビデオ表示プロセッサ３ｏ並びにメモ
リ制御器３１，３２に送るために制御バス５１が設けら
れている。データバスは、２つあり、即ち、マイクロプ
ロセッサ３５とビデオメモリとの間にデータを送るビデ
オデータバス５２と、グラフィック表示制御器ＧＤＣ３
９とマスクメモリとの間にデータを送るグラフィックデ
ータバス５３とである。更に、ビデオアドレスバス５４
及びグラフィックアドレスバス５５の２つのアドレスバ
スがある。

マイクロプロセッサ３５は、いかなる時にも、メモリ制
御器３２のＢポートを経て主ビデオメモリに書き込みや
読み取りを行なうことができるが、そのメモリ要求は、
ビデオ表示プロセッサのメモリ要求と一致する場合には
若干遅延される。ビデオメモリは、ビデオアドレスマツ
プ回路４１を経て個々にアドレスされる。このマツプ回
路は、ＤＭＡ３８で発生された２４ビツトアドレスを、
ビデオメモリで必要とされる２７ビツトアドレスに変換
する。ビデオアドレスマツプ回路４１は１次のように働
＜、ＤＭＡで発生されたアドレスの下位２３ビツトには
何等影響しない。ＤＭＡ３８からのアドレスの最上位ビ
ットがゼロである場合には、ビデオメモリアドレスのビ
ット２４−２７をゼロにセットする。ＤＭＡ３８からの
アドレスの最上位ビットが１の場合には、ビデオメモリ
アドレスのビット２４−２７を、マイクロプロセッサ３
５でセットされた４ビツトレジスタの値にセットする。

これら４ビツトは、ビデオメモリアドレスのフレーム部
分を決定するのに使用されるだけであるから、通常は、
アドレスマツプ回路４１の４ビツトレジスタの値を頻繁
に変える必要はない。

グラフィックアドレスマツプ回路４２の動作は、ビデオ
アドレスマツプ回路４１の動作と良く似ている。このマ
ツプ回路は、グラフィックディスプレイ制御器ＧＤＣ３
９で発生された１８ビツトアドレスを、マスクメモリで
必要とされる２７ビツトアドレスに変換する。

第４図及び第８図を説明すれば、ビデオ表示プロセッサ
（ＶＤＰ）３０は、基本的に、ＣＲＴ１２が走査を行な
っている間に使用する特殊目的のアドレス発生器である
。これは、ビデオ及びグラフィックメモリ制御器３１及
び３２の両方のＡポートに対するアドレスを発生する。

ＣＰＵ３５は、ＣＲＴ１２が走査を行なっている間及び
垂直帰線消去の始めに、ラッチ６１−６４にスタートア
ドレス値をロードする。これらスタートアドレス各々の
一部分は、水平又は垂直帰線消去の終りに、ラッチ６２
及び６４からＤＭＡアドレス発生器７１及び７２の２進
カウンタ（アドレスカウンタとも称する）７３及び７５
に各々ロードされる。

従って、ビームがスクリーンを横切ってスイープする時
には（即ち、ビームが走査線の１つの帯に沿って進む時
には）、スタートアドレスが２５５回増加される。

ビデオメモリのスタートアドレス及びマスクメモリのス
タートアドレスは、どちらも１次のように表わされる。

Ｌ−ｆａ　ｅ　Ｖｌ−Ｖｏ　ｔ　Ｘｔｏ−Ｘ４ビーム数
を表わしている各アドレスの２２２部分は、必要ではな
い。というのは、全てのビームが同時にアクセスされる
からである。同様に、アドレスのＸ３−Ｘ、部分も、１
６個のピクセル（各ビームの）が以下で述べるように一
度に読み取られるので、必要ではない。

グラフィックメモリのスタートアドレスのｙ７−ｙｏ部
分は、最初にラッチ６１に記憶され、そしてビデオスタ
ートアドレスのＶ７−１０部分は、最初にラッチ６４に
記憶される。グラフィックメモリのスタートアドレスの
ｆ４−ｆ、、Ｘ１ＯＸ−４部分は、最初にラッチ６２に
記憶され、ビデオスタートアドレスのｆ、−ｆ、、ｘ工
。ｘ−、部分は、最初にラッチ６３に記憶される。これ
らの値は、ビデオ表示プロセッサ３０とは実質的に非同
期で作動するマイクロプロセッサ３５の制御のもとでそ
れらの各々のラッチにラッチされる。

又、マイクロプロセッサ３５は、水平走査線歯たりのピ
クセル数を１６で割った値をラッチ６５に記憶する。こ
れは、各ラスク走査線における「タイル」の数である。

ビットスライス８０は、基本的に、多モードのアドレス
シーケンス発生器である。これは、ＶＤＰ３０の成る部
分を制御する制御信号を発生するのに使用される。好ま
しい実施例では、ビットスライス８ｏが４ビツトアドレ
スＹを発生する。

このアドレスは、プログラム可能なリードオンリメモリ
ＦＲＯＭ８１をアドレスするのに使用される。アドレス
の長さは４ビツトであるから、ビットスライスのプログ
ラムは、長さが１６「ワード」に過ぎない。ＰＲＯＭ８
１は、１６Ｘ１６ビツトアレイであり、そのうちの１６
Ｘ１４ビツトのみが使用される。ビットスライス８０に
よって発生される各アドレスＹに対し、ＰＲＯＭ８１は
、ビデオ表示プロセッサ３０の作動を制御する１４のビ
ット即ちマイクロコード（ビット０からビット１３で示
す）を送信する。ビットスライスプログラムの各１４ビ
ツトのワードは、ＶＤＰ３０の特定の状態及びＶＤＰに
より実行さるべき特定の動作に対応する。従って、ビッ
トスライス８０は、マイクロプロセッサにおけるシーケ
ンサと非常に良く似た働きをし、ＦＲＯＭ８１のデータ
は、本質的に、ビデオ表示プロセッサ３０を作動させる
マイクロコードプログラムである。ＰＲＯＭ８１の出力
は、安定な信号ビット０ないしビット１３を与えるため
にラッチ８２にラッチされる。

マイクロコードプログラムの最初の７ワードは、走査線
の各水平帯を走査する前に使用される「次のスタートア
ドレスをロードする」ルーチンを構成する。その第１の
ワード（アドレス００００にある）は、ノー・オペレー
ションであって、ＤＯＮＥ信号を作動不能にし、然も、
ＶＤＰ３０の他の動作を作動可能にしない１次の６ワー
ドは、ビデオデータスタートアドレス及びグラフィック
データスタートアドレスをビデオ表示プロセッサ３０ヘ
ロードする処理を制御する。残りの９ワードは、全て同
一であり、ビデオ及びグラフィックメモリアドレスのた
めのアドレスカウンタ７３及び７５をビデオ走査速度と
連係して増加させるようにする「走査線ルーチン」を構
成する。

ビットスライスモードの動作はＳＯ及び８１人力によっ
て制御される。（Ｓｏ、５Ｌ）＝　（１゜１）の時には
、ビットスライス８０がＤｉポートからスタートアドレ
ス値をロードする。好ましい実施例では、Ｄｉ値がｏｏ
ｏｏである（これは、「次のスタートアドレスをロード
する」ルーチンの開始点である）。（Ｓｏ、５ｌ）＝　
（１，Ｏ）の時には、ビットスライス８０がＲｉポート
からスタートアドレス値をロードする。好ましい実施例
では、Ｒｉ値が１１１０である（即ち、１４であり、こ
れは、「走査線」ルーチンにおいて最後から１つ前のワ
ードである）。（Ｓｏ、５ｌ）＝（０，Ｏ）の時には、
ビットスライスシーケンサのアドレス値がアップ方向の
クロック遷移ごとに増加する。

ビットスライス８０の作動モードは、多数の入力信号に
よって制御される。先ず第１に、各走査線の終りに、Ｄ
ＯＮＥ信号が発生され、これがブリップ−フロップ７７
をクリアする。フリップ−フロップ７７がクリアされる
と、そのＱ出力が（Ｓｏ、５Ｌ）＝　（１，１）という
状態をとらせ、ビットスライス８０が、１次のスタート
アドレスをロードする」ルーチンのアドレス０から動作
を再開するようにする。次いで、水平帰線消去が生じる
と、Ｈ８ＹＮＣ信号が正になり、真値をフリップ−フロ
ップ７７に記憶させる。フリップ−フロップ７７のＱ出
力は、次いで、ビットスライス８０のＳＯ及び８１人力
に値Ｏを与えるようにし、ビットスライス８０が各クロ
ックサイクルごとに増加できるようにする。これにより
、「次のスタートアドレスをロードする」ルーチンが開
始される。同様に、垂直帰線消去が終る約１マイクロ秒
前に、ライン７８に正の信号が発生され、これはフリッ
プ−プロップ７７にラッチされ、これにより、ビットス
ライス８０が同じルーチンを開始するようにする。ＣＲ
Ｔ１２が成るラインを走査する中間点にある時には、フ
リップ−フロップ７７へのＪ入力が低レベルとなり、そ
れ故、フリップ−フロップ７７の状態は、ＤＯＮＥ信号
によってクリアされるまで不変となる。

マスターリセット（Ｍａｓｔｅｒ　Ｒｅ５ｅｔ）ライン
（マイクロプロセッサ３５によって制御される）、ＤＯ
ＮＥライン又はビットスライスのいずれかにダウン方向
の信号が発生すると、ライン７９が低レベルとなり、フ
リップ−フロップ７７及び８３をクリアする。既に述べ
たように、これにより、［次のスタートアドレスをロー
ドする」ルーチンのアドレスＯにおいてビットスライス
８０の動作を再開させる。

ＰＲＯＭ８１のビット０ないしビット３出力は、ゲート
信号として使用され、ビデオ表示プロセッサ３０を通る
データの流れを制御する。ビット８ないしビット１３は
、エンコードされた命令として使用され、各クロックサ
イクルごとにＤＭＡアドレス発生器７１及び７２にどの
ような動作を行なわせるかを指示する。その他のビット
信号は、別の信号流制御の目的で使用されるが、これは
本発明の説明にとって重要ではない。

ＤＭＡアドレス発生器７１及び７５（その各々は、好ま
しい実施例では、ＡＭＤで製造された２つのカスケード
状Ａｍ２９４０によって構成される）は、基本的に、次
のように作動する。この発生器は、その工及びＷＣＩポ
ートに与えら九る命令の値に基づいて、各クロックサイ
クルに幾つかのタスクを実行することができる。これら
のタスクには、Ｄｉポートからアドレスカウンタ７３へ
値をロードしたり、Ｄｉポートからワードカウンタ７４
へ値をロードしたり、アドレスカウンタ７３を増加する
と同時にワードカウンタを減少したり、ノー・オペレー
ションにしたりすることが含まれる。増加動作は、ワー
ドカウンタ７４の値を条件として行なわれ、従って、ワ
ードカウンタ７４がゼロまで減少した時には、アドレス
増加プロセスを自動的に停止することができる。更に、
ワードカウンタ７４がゼロに達した時には、Ｄ。

ＮＥ倍信号発生される。このＤＯＮＥ信号は、ＶＤＰ３
０のタイミング制御部をリセットするのに使用されると
共に、マイクロプロセッサ３５に割り込んで水平線終了
ルーチンの作動を開始させるのにも使用できる。

ＣＲＴ１２が走査線の各帯を走査した後、次のような動
作が行なわれる。ＤＭＡアドレス発生器７１は、ＤＯＮ
Ｅ信号を発生し、これにより、フリップ−フロップ７７
がクリアされ、ビットスライス８０の（Ｓｏ、５１）入
力が（１，１）とされる。これにより、ビットスライス
は、そのアドレスカウンタをゼロにリセットする。アド
レス０のマイクロコードがＤＯＮＥ信号をリセットし。

ＤＭＡアドレス発生器７１及び７２がノー・オペレーシ
ョンとなるようにする（例えば、それらのワード及びア
ドレスカウンタを再初期化する）。

Ｈ５ＹＮＣ周期が始まるか又はＶＳＹＮＣ周期が終ると
（帰線消去周期が終了する直前）、フリップ−フロップ
７７がセットされる。これにより、（Ｓｏ、８１）＝　
（０，Ｏ）にセットすることによってビットスライスア
ドレスカウンタを作動可能にすることができる。第１の
カウントにおいては、ビット１が作動可能にされ、ビデ
オ及びグラフィックスタートアドレスのｙｔ−１０部分
がラッチ６１及び６４からラッチ６７及び６８に各々転
送される。第２カウントにおいては、第４図に示されて
いないバッファから成る値をロードすることによりＤＭ
Ａアドレス発生器のモードがセットされる。第３カウン
トにおいては、ビット２が作動可能にされ、ラッチ６５
のタイルカウント値がＤＭＡアドレス発生器７１及び７
２のワードカウントバッファ（図示せず）へ各々転送さ
れる。第４カウントにおいては、ビット３が作動可能に
され、そしてビデオ及びグラフィックスタートアドレス
のｆ４（０９Ｘｌ０−１４部分がラッチ６２及び６３か
らＤＭＡアドレス発生器７１及び７２のアドレスカウン
トバッファ（図示せず）へ各々転送される。

第５カウントにおいては、ワードカウントバッファ及び
アドレスカウントバッファ（図示せず）のデータをワー
ドカウンタ７４及び７６並びにアドレスカウンタ７３及
び７５にロードすることによりＤＭＡアドレス発生器が
それらのワードカウンタ及びアドレスカウンタを再初期
化する。第６カウントにおいては、ワードカウンタ７４
．７６及びアドレスカウンタ７３．７５が作動可能にさ
れる。第７カウント及びその後走査線の終了までは、ビ
ットスライス８０によって発生されたマイクロコードが
ＤＭＡアドレス発生器７１及び７２を作動可能にし、ア
ドレスカウンタ７３及び７５を増加させると共に、ワー
ドカウンタ７４及び７６を減少させる。これらのカウン
タは、作動可能にされたＷＣＩ入力信号に一致するφ、
クロックの各クロックパルスごとに増加／減少される。

ＷＣＩ入力信号が作動可能にされるので、アドレスカウ
ンタは、１６ピクセルサイクルごとに１回増加される。

好ましい実施例では、φ、クロックがピクセルクロック
（第７図のクロック３）の半分の速度で作動することに
注意されたい。

Ｈ８ＹＮＣ及びＶＳＹＮＣ信号は、ビットスライス８０
の作動と整合するように発生される。

従って、ＶＳＹＮＣ信号は、帰線消去周期が終る適当な
時間だけ前に終了し、表示装置のビームが第１走査線帯
の走査を開始する準備ができた時に第１走査線のための
ビデオデータがピクセルクロックのシフトレジスタ１１
４（第７図参照）に用意される。

ＣＲＴ１２が走査線帯を横切って走査する時には、次の
ような動作が行なわれる。ＣＲＴ１２と連係して、１６
ピクセルの表示に対応する各周期中に一連の段階が実行
される。説明上、この１６ピクセル周期は、０から１５
まで番号が付けられた１６個のピクセル周期に分割され
る。ピクセル周期１においては、ＷＣＩ信号が作動可能
にされ、アドレスカウンタ７３及び７５が増加される（
ワードカウンタ７４及び７６が減少される）。

ピクセル周期３においては、各増加動作の後、ＤＭＡ信
号が作動可能にされ、ラッチ６７．６８及びＤＭＡアド
レス発生器７１．７２からの新たなアドレス値がバッフ
ァ６９．７０によってビデオ及びグラフィックメモリ制
御器３１及び３２のＡポートに各々転送される。その後
のピクセル周期中に、ピクセルのアドレスされたタイル
が第１バツフア（第７図）に記憶され、最後のピクセル
周期の終りに、これらのピクセルがシフトレジスタに転
送される。このプロセスは、ラスタ走査帯の終りに達し
てＤＯＮＥ信号が発生されるまで続けられる。次いで、
全プロセスが繰り返される。

いったん第８図を説明すれば、第４図に示されたビデオ
表示制御器３０のタイミング回路部分は、次のように作
動する。各水平帰線消去周期の始めの時間スロット（例
えば、Ｔ４及びＴ７）と、各垂直帰線周期の終りの時間
スロット（例えば。

Ｔ２、この間ＢＬＡＮＫはアクティブであるが、ＶＳＹ
ＮＣはアクティブでない）との間に、次の走査線帯のス
タートアドレスがカウンタ６３及び６４ヘロードされる
。第８図に示すように、ｖＳＹＮＣ及びＨＳＹＮＣ信号
は、対応する帰線消去周期が終る前にオフにされる。Ｃ
ＲＴのビームは。

ＢＬＡＮＫ信号がアクティブ（高レベル）である限り消
去される。ＢＬＡＮＫ信号は、ＶＳＹＮＣ又はＨ８ＹＮ
Ｃのいずれかがオフにされた後の約１マイクロ秒間はア
クティブ状態に保たれる。又。

各走査線の終りには、ＢＬＡＮＫ信号がアクティブにな
る数クロックサイクル前にＤＯＮＥ信号が発生され、こ
れにより、ビットスライス８０をアドレスＯにリセット
することができ、その後、Ｈ５ＹＮＣ又はＶＳＹＮＣ信
号によってビットスライスが１次のスタートアドレスを
ロードする」ルーチンを開始することができる。

第５図には、ＣＲＴ１２の各ビームのためのメモリ・論
理回路２０の基本的な構成が示されている。各ビームの
ためのビデオ信号（Ｂ　ｅ　ａ　ｍｉ）は、標準的な８
ビツトビデオのデジタル／アナログコンバータ（ＤＡＣ
）９１　（例えば、アナロジツクＡＨ８３０８Ｔ）によ
って発生される。ＤＡＣ９１の出力レベルは、通常は、
基準電圧Ｖｒｅｆ（即ち、最大出力電圧）と、発生さる
べき基準電圧の一部分を規定する８ビツト２進値ＶＢｉ
（但し、ｉは、ビームの本数である）とによって決定さ
れる。然し乍ら、ＤＡＣ９１の基準白ポート（ｒｗと示
す）への入力がアクティブである時には、ＤＡＣ９１が
その最大電圧の出力信号を発生する。これは、マスクメ
モリ及び論理回路９２がＧＶＢｉラインに正の出力を発
生する時に生じる。

換言すれば、マスク層の像がビデオ像にオーバーライド
する。

メモリ・論理回路２０の別の特徴は、多数のビデオデー
タフレームを受け入れられることである。マルチプレク
サ９２は、ビデオアドレスバスのｆ、−ｆ１部分を用い
て、メモリのどのバンク９３−９９からビデオデータを
読み取るかを選択する。

好ましい実施例では、以下に述べる理由で、メモリの各
バンク９３−９９が２つのビデオデータフレームを含ん
でいる。

第６図には、１つのビームに対するメモリ・論理回路２
０のビデオ部分のためのメモリ・論理回路１０１の構造
が示されている。この回路１０１は、第５図の回路９３
−９９の１つの対応する。

各回路１０１は、該回路内のメモリバンクが選択された
場合だけもしくはメモリがリフレッシュされた場合にバ
ス１４からのビデオアドレス及び制御バス信号を受信で
きるようにするバッファ１０２を含んでいる。（メモリ
制御器３１は、ダイナミックビデオメモリ及びマスクメ
モリをリフレッシュするためのアドレスの発生を自動的
に制御することに注意されたい、）同様に、バッファ１
２１は、ビーム（この回路１０１を含む）がマイクロプ
ロセッサ３５によってアドレスされた場合だけビデオデ
ータバス信号ＤＢ、ないしＤＢ、を送信できるようにす
る。各ビームに対し、８ビツト２進ビデオ信号の各ビッ
トごとに１つづつ、合計８個のメモリ・論理回路１０３
−１０９が使用される。従って、回路１０１からの出力
信号ＶＢｉは、８個の２送信号ＶＢｉ、ないしＶＢｉ７
を含んでいる。

第７図には、第６図に示した８ビツトメモリ論理回路１
０１の１つのビットに対するメモリ・論理回路１１１の
構造が示されている。この同じ回路１１１が、第５図に
示すマスク層の各ビームのためのメモリ・論理回路９２
にも使用される。

回路１１１の中心は、１６個の６４にダイナミックＲＡ
Ｍ１１２ａ−１１２ｐで構成される。

各ＲＡＭは、標準的な６４ＫＸ１のダイナミックメモリ
であり、１６個全部のＲＡＭが同じアトレジ信号ｙ７−
ｙａｍ　Ｘ□。−Ｘ４ｔ　ｆ＠でアクセスされる。各回
路１０２に２つのビデオデータフレームをもたせるよう
にした主たる理由は、６４ＫＸ１のＲＡＭを基本的なメ
モリ素子として選択するためであることが明らかであろ
う。他の実施例では、ビデオデータのフレームを個々に
「パッケージ」することもできるし、別々の束ねること
もできる。当業者に明らかなように、多数のビデオデー
タフレームを編成する特定の方法は１本発明の重要な特
徴を構成しない。

ＣＲＴ１２が走査を行なっている間に、ＲＡＭ　１１２
　ａないし１１２ｐからデータが読み取られ、次のよう
にしてＣＲＴ１２へ送られる。先ず。

手前の組のビットがＣＲＴ１２へ送られている間に各Ｒ
ＡＭから１ビツトがバッファ１１３にロードされる（ク
ロック信号ＣＬＫ−１を用いて）。

次いで、手前の組の最後のビットがＣＲＴ１２へ送られ
ると、バッファ１１３のビットがシフトレジスタ１１４
ヘロードされる（クロック信号ＣＬＫ−２を用いて）。

最後に、このシフトレジスタ１１４のタイミングを取っ
て（クロックＣＬＫ−３を用いて）、第５図に示された
マルチプレクサ９２及びＤＡＶ９１ヘビツトが送られる
。バッファ１１３、シフトレジスタ１１４及びＤＡＣ９
２の構成体をピクセルスパイタと称する。

データは、マルチプレクサ１１５及びデマルチプレクサ
１１６を用いてＲＡＭ１１２ａ−１１２ｐへ書き込まれ
たりここから読み取られたりする。ビデオメモリは、一
度に１つの８ビツトピクセルでアクセスされる。従って
、特定ビームのピクセルに対する全てのビット（各々１
個々の回路１１１からの）は同じアドレスを有する。こ
のアドレスは、像を表示するためにビデオ表示制御器３
０で使用されるアドレスとは異なり、ビデオメモリアド
レスのｚｚｚ及びＸ、−Ｘｏ酸成分含んでいる。

ビデオメモリに書き込まれるデータは、適当なＲＡＭヘ
アドレスされるピクセルの各ビットに対し各々の８個の
並列な回路１１１においてアドレスのＸ、−Ｘ０成分を
用いてデマルチプレクサ１１６によって案内される。同
様に、ビデオメモリからデータを読み取る時には、アド
レスされたビットが選択され、８ビツトピクセルの各ビ
ットに対し８個の並列回路１１１の各々においてマルチ
プレクサ１１５を用いてビデオデータバスへ送られる。

第６図に示すように、ｚｚｚによって制御されるバッフ
ァ１２１により８本の平行なビームにおいて８個のピク
セルのうちの１つのピクセルのみにアクセスが制限され
る。

本発明は、４にピクセルＸ４にピクセルの表示システム
に容易に適用できる。このシステムが８本のビームのみ
を使用し続けるとすれば、単一フレームのメモリを構成
するのに、各ビームのためのメモリ量の２倍しか必要と
されない。ビデオ表示プロセッサ（ＶＤＰ）３０は、前
記と同様に作動する。タイルのサイズが水平方向に１６
ピクセルに保持される場合には、ＶＤＰ３０のＤＭＡア
ドレスカウンタ７１及び７２へ送られるワードカウント
値を２倍にしなければならないが、タイルのサイズが水
平方向に３２ピクセルと２倍にされる場合には、ワード
カウント値がそのまＮとされる。

第９図に示すメモリ構成は、１本の非常に高速度のビー
ムを用いた高解像度表示システムにも効果的に使用でき
る。このようなシステムでは、メモリの「ビーム」寸法
がサブタイル寸法となる。

このシステムの各タイル（即ち、表示の目的で単一の画
素としてアクセスされるビデオデータの各組）は、単一
の走査線上に逐次に表示される１組のサブタイルで構成
される。従って、１つのタイルは、最初に述べた実施例
の場合よりも水平方向に相当に長くなる。然し、サブタ
イルは比較的小さいために、１つの大きなタイル増分で
はなくて比較的小さな増分で画像をパニングすることが
できる。従って、単一ビーム表示システムにおいては、
第９図に示す多次元メモリ構成を用いて小さい増分でパ
ニングを行なえると共に、非常に速くメモリをアクセス
することができる。

特定の実施例について本発明を説明したが。

これらは本発明を解説するためのものであって、本発明
を限定するものではない、特許請求の範囲に述べた本発
明の精神及び範囲から逸脱せずに種々の変更がなされ得
ることが当業者に明らかであろう。

【図面の簡単な説明】

第１図は、本発明によるビデオ表示システムのブロック
図、 第２図は、スクリーンを横切って平行に移動する多数の
ビームによって描かれるビデオ表示を示す図。 第３図は、本発明の好ましい実施例のブロック図。 第４図は、ビデオ表示制御器のブロック図、第５図は、
多数の像データフレームを有する多ビームシステムの１
つのビームに対するメモリ・論理回路を示すブロック図
。 第６図は、第５図に示すメモリ・論理回路の一部の詳細
なブロック図、 第７図は、各ピクセルについて多数のデータ像ビットを
有する多ビームシステムの１つのビームの１つのビット
に対するメモリ・論理回路を示した詳細なブロック図。 第８図は、第４図に示したビデオ表示プロセッサの作動
を示すタイミング図、そして第９図は、ビデオメモリの
多次元フォーマットを示す図である。 １１・・・ビデオ表示システム １２・・・多ビーム陰極線管（ＣＲＴ）１３・・・制御
器　　　　１４・・・バス１５・・・入力端子　　　１
６・・・スクリーン２０−２７・・・ビデオメモリ・論
理回路３１．３２・・・ダイナミックメモリ制御器３５
・・・マイクロプロセッサ ３６・・・ホストコンピュータ ３７・・・メモリ ３８・・・ダイレクトメモリアクセス制御器３９・・・
グラフィック表示制御器 ４１・・・ビデオアドレスマツプ回路 ５２・・・ビデオデータバス ５３・・・グラフィックデータバス ５４・・・ビデオアドレスバス ５５・・・グラフィックアドレスバス 図面の浄シ（内容に変更なし） ｙ：＝ｔｅ；ｐ、１ 手続補正書（方式） １．事件の表示　　　昭和６０年特許願第１０２５０９
号２発明の名称　　　高解像度のグラフィックシステム
３、補正をする者 事件との関係　　出願人 名　称　　　アズレイ　インコーホレーテッド４、代理
人 ５、補正命令の日付　　昭和６０年８月２７日（内容に
変更なし）

Claims (2)

【特許請求の範囲】
1. （１）多ビームラスタ走査式ビデオ表示システムにおい
   て、 複数本の走査線を同時に表示するように複数本のビーム
   を発生する多ビーム陰極線管を備え、この陰極線管は、
   各ビームのための信号を受け取る入力手段を有しており
   、 更に、各ビームのためのビデオデータを記憶するビデオ
   メモリ手段を備え、そして 更に、各ビームのための上記ビデオメモリ手段から上記
   陰極線管の上記入力手段へビデオデータを同時に転送す
   るピクセルスパイタ手段を備えたことを特徴とするシス
   テム。
2. （２）ビデオ像を表わすラスタ走査ビデオ表示手段と、
   上記ビデオ像に対応するビデオ像データを記憶するビデ
   オメモリ手段とを用いてビデオ像を表示する方法におい
   て、 複数本の走査線のためのデータを上記メモリ手段から同
   時にアクセスし、 上記データにより複数本の走査線を同時に表示し、 これにより、上記ビデオ像の一部分を構成する走査線の
   帯を同時に表示することを特徴とする方法。