JPS6162230A - interface circuit - Google Patents
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- JPS6162230A JPS6162230A JP59184972A JP18497284A JPS6162230A JP S6162230 A JPS6162230 A JP S6162230A JP 59184972 A JP59184972 A JP 59184972A JP 18497284 A JP18497284 A JP 18497284A JP S6162230 A JPS6162230 A JP S6162230A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、インターフェース回路に関するものである。[Detailed description of the invention] [Industrial application field] The present invention relates to an interface circuit.
従来、インターフェース回路として第２図のようなもの
があった。４，５および８はＰチャンネルＭＯＳトラン
ジスタ、（以下Ｐ−ＭＯＳトランジスタとする。）６，
７．９はＮチャンネルＭＯＳトランジスタ、（以下Ｎ−
ＭＯＳトランジスタとする。）１がアドレス入力端子、
５が出力端子であり、ＭＯＳ）ランジスタ４，５，６．
７で、また８、９でそれぞれインノく一ターを形成して
ｌ、ｚる。いま入力端子１に０−ＭＯＳレベルで１Ｈ”
入力が加わるとＰ−ＭＯＳ）ランジスタ５がオフ、Ｎ−
ＭＯＳ）ランジスタロがオ゛ンとなり、また入力端子１
にＣ−ＭＯＳレベルで“Ｌ”入力が加わるとＰ−ＭＯＳ
）ランジスタ５がオン、Ｎ−ＭＯＳ）ランジスタロがオ
フとなる。従っていずれの場合も高電位電源端子からＰ
−ＭＯＳ）ランジスフ４を通して流れる電流はほとんど
零である。Conventionally, there has been an interface circuit as shown in FIG. 4, 5 and 8 are P-channel MOS transistors (hereinafter referred to as P-MOS transistors) 6,
7.9 is an N-channel MOS transistor (hereinafter referred to as N-
It is assumed to be a MOS transistor. )1 is the address input terminal,
5 is an output terminal, and MOS) transistors 4, 5, 6 .
7, and 8 and 9 to form an inno kuichita, l, z. Now input terminal 1 is 1H at 0-MOS level.”
When input is applied, P-MOS) transistor 5 turns off, N-
MOS) transistor is turned on, and input terminal 1
When “L” input is added to C-MOS level, P-MOS
) transistor 5 is turned on, N-MOS) transistor 5 is turned off. Therefore, in either case, P from the high potential power supply terminal
-MOS) The current flowing through the plunger 4 is almost zero.
しかし、この回路において入力にＴＴＬレベルの信号た
とえば’１（”レベル２．２Ｖ、Ｌ”レベル０．５Ｖを
加えると、ｕＨ”レベルの場合Ｐ−ＭＯＳ）ランジスタ
５が完全にオフとならず、また”Ｌ”レベルの場合Ｎ−
ＭＯＳ）ランジスタロが完全にオフとならないため、高
電位電源端子→Ｐ−ＭＯＳ）ランジスタ４→Ｐ−ＭＯＳ
トランジスタ５→Ｎ−ＭＯ５）ランジスタロ→接地端子
を経路とする貫通電流が流れてしまう。このためインタ
ーフェース回路の消費電力が増加してしまう問題があっ
た。そこで本発明は、この問題を解決するもので、その
目的とするところはインターフェース回路の消費電力を
減少せしめることにある。However, in this circuit, a TTL level signal such as '1' is input to the input (when adding "level 2.2V, L" level 0.5V, P-MOS in case of "uH" level) transistor 5 is not completely turned off, Also, in the case of "L" level, N-
MOS) transistor 4 does not turn off completely, so high potential power supply terminal → P-MOS) transistor 4 → P-MOS
Transistor 5→N-MO5) A through current flows through transistor 5→N-MO5) through transistor RO→ground terminal. Therefore, there is a problem in that the power consumption of the interface circuit increases. The present invention is intended to solve this problem, and its purpose is to reduce the power consumption of the interface circuit.
上記問題点を解決するため々」本発明は第１図（ｃＬ）
、（ｂ）においてＰ−ＭＯＳ）ランジスタ４と高電位電
源端子との間に第１図（α）においてはＰ−ＭＯＳ）ラ
ンジスタ１０による、第１図（ｂ）においてはＮ−ＭＯ
Ｓ）ランジスタ１２による定電圧発生手段を設け、また
Ｐ−ＭＯＳトランジスタ１１による電圧上昇手段を設け
たことを特徴とする。In order to solve the above problems, the present invention is shown in Fig. 1 (cL).
, in FIG. 1(b), a P-MOS) transistor 10 is connected between the P-MOS transistor 4 and the high potential power supply terminal in FIG.
S) A constant voltage generating means using a transistor 12 is provided, and a voltage increasing means using a P-MOS transistor 11 is provided.
本発明の上記の構成によればＰ−ＭＯＳ）ランジスタ４
のソースの電位がＶＤＤ−Ｖｔｈとなるためｌ’−ＭＯ
Ｓ）ランジスタ４を流れる貫通電流力（Ｖ Ｄ Ｄ
Ｖ ｔ ｈ ） ”／ＶＤ ０２１７Ｃ減少すル。ただ
しＶＤＤは電源電位、ｖｔｈはＰ−ＭＯＳ）ランジスタ
１０あるいはＮ−ＭＯＳ）ランジスタ１２のしきい値電
位である。According to the above configuration of the present invention, the P-MOS) transistor 4
Since the potential of the source of is VDD-Vth, l'-MO
S) Through current force flowing through transistor 4 (V D D
V th ) ”/VD 0217C decreases. However, VDD is the power supply potential, and vth is the threshold potential of the P-MOS transistor 10 or the N-MOS transistor 12.
本発明の実施例を第１図（α）、（ｂ）に示す。第１図
（α）、（Ａ）において第２図と同一符号は同一部分を
示す。第１図（α）においてＰ−を５
ＭＯＳ）ランジスタ１０のソースは高電位電源端子に接
続され、ゲートはドレインと接続されており、またＰ−
ＭＯＳトランジスタ４のソースに接続されている。第１
図＜ｂ＞においてＮ−ＭＯＳトランジスタ１２のゲート
はドレインに接続されており、また高電位電源端子に接
続されている。Examples of the present invention are shown in FIGS. 1(α) and (b). In FIGS. 1(α) and (A), the same reference numerals as in FIG. 2 indicate the same parts. In FIG. 1 (α), P− is 5. The source of the transistor 10 is connected to the high potential power supply terminal, the gate is connected to the drain, and the P−
Connected to the source of MOS transistor 4. 1st
In the figure <b>, the gate of the N-MOS transistor 12 is connected to the drain and also to the high potential power supply terminal.
ソースはＰ−ＭＯＳ）ランジスタ４のソースに接続され
ている。Ｐ−ＭＯＳ）ランジスタ１１のソースは高電位
電源端子に接続遣れ、ゲートは出力端子５に接続され、
ドレインは端子２に接続されている。他は第２図と同じ
構成もある。次ＩＣ第１図（α）、Ｃｂ）に示す回路の
動作を説明する。The source is connected to the source of a P-MOS transistor 4. The source of the P-MOS transistor 11 is connected to the high potential power supply terminal, the gate is connected to the output terminal 5,
The drain is connected to terminal 2. The rest of the configuration is the same as in Figure 2. Next, the operation of the circuit shown in FIG. 1 (α), Cb) will be explained.
１’−ＭＯＳ）ランジスタ１０あるいはＮ−ＭＯＳトラ
ンジスタ１２のゲートとドレインは短絡されているので
１このトランジスタのソースとドレイン間はｖｔｈなる
定電圧源とＣて動作する。従ってＰ−ＭＯＳ）ランジス
タ４のソースの電位はＶＤＤ−Ｖｔｈとなり貫通電流は
ｙｔｏｓト７ンジスｐ １ｏ カナイ場合ｖｃ比へ（ｖ
Ｄ Ｄ−ｖｔｈ ）”／ＶＤＤ”となる。また第１図
（α）、Ｃｂ）においてＰ−ＭＯＳトランジスタ１１が
ない場合、入力にＴＴＬレベルで１１ Ｌ”が加わると
、端子２における電位はＶｏｏ−Ｖｔｈ なる電位をＰ
−ＭＯＳ）ランジスタ５．！−Ｎ−ＭＯＳ）ラン・ψス
フにの牙ン悟佑フ分割した電位にしかならない。この影
響を除くためＰ−ＭＯＳ）ランジスタ１１を付加する。Since the gate and drain of the 1'-MOS) transistor 10 or the N-MOS transistor 12 are short-circuited, the transistor operates with a constant voltage source Vth between the source and drain. Therefore, the potential of the source of transistor 4 (P-MOS) becomes VDD-Vth, and the through current changes to the vc ratio (v
DD−vth)”/VDD”. In addition, in the case where the P-MOS transistor 11 is not present in FIG. 1 (α) and Cb), when 11 L” is applied to the input at the TTL level, the potential at the terminal 2 becomes Voo-Vth.
-MOS) transistor5. ! -N-MOS) It becomes only the potential that is divided between Ran and ψ. In order to eliminate this influence, a P-MOS) transistor 11 is added.
この場合、端子１にＴＴＬレベルでＬ Ｌ”が加わると
端子５は０−ＭＯＳレベルで′Ｌ＃となりＰ−ＭＯＳ）
ランジスタ１１がオンとなり、端子２の電位はＶＤＤに
上昇することになる。In this case, when L" is applied to terminal 1 at TTL level, terminal 5 becomes 'L#' at 0-MOS level (P-MOS)
The transistor 11 is turned on, and the potential of the terminal 2 rises to VDD.
本発明によればＭＯＳ）ランジスタを２個追加するとい
う簡略な構成で性能を落とすことなく、インターフェー
ス回路の消費電力を減少せしめることができる。According to the present invention, the power consumption of the interface circuit can be reduced without deteriorating the performance with a simple configuration of adding two MOS transistors.
第１図（α）ｌ（Ａ）は本発明によるインターフェース
回路の一実施例を示す回路図、第２図は従来のインター
フェース回路の一実施例を示す回路図である。
図中、４，５，８，１０．１１はＰ−ＭＯＳ）ランジス
タ、６，７，９．１２はＮ−ＭＯＳ）ランジスタである
。またＯＢはチップイネーブル端子である。
以 上FIG. 1(α)l(A) is a circuit diagram showing an embodiment of an interface circuit according to the present invention, and FIG. 2 is a circuit diagram showing an embodiment of a conventional interface circuit. In the figure, 4, 5, 8, 10.11 are P-MOS) transistors, and 6, 7, 9.12 are N-MOS) transistors. Further, OB is a chip enable terminal. that's all
Claims (1)
その出力端子をＣ−ＭＯＳで構成されたインバーターに
接続したインターフェース回路において、ソース電極を
高電位電源端子に接続し、ゲート電極とドレイン電極を
前記インターフェース部の高電位電源端子に接続した定
電圧発生手段としての第１のＰチャンネルＭＯＳトラン
ジスタと、ゲート電極を前記インバーターの出力端子に
接続し、ドレイン電極を前記インバーターの入力端子に
接続し、ソース電極を高電位電源端子に接続した第２の
ＰチャンネルＭＯＳトランジスタを持つことを特徴とす
るインターフェース回路。(1) An interface section composed of C-MOS,
In an interface circuit whose output terminal is connected to an inverter made of C-MOS, a constant voltage generator whose source electrode is connected to a high potential power supply terminal and whose gate electrode and drain electrode are connected to the high potential power supply terminal of the interface section. a first P-channel MOS transistor as means; a second P-channel MOS transistor having a gate electrode connected to the output terminal of the inverter, a drain electrode connected to the input terminal of the inverter, and a source electrode connected to a high potential power supply terminal; An interface circuit characterized by having a channel MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184972A JPS6162230A (en) | 1984-09-04 | 1984-09-04 | interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184972A JPS6162230A (en) | 1984-09-04 | 1984-09-04 | interface circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162230A true JPS6162230A (en) | 1986-03-31 |
Family
ID=16162568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184972A Pending JPS6162230A (en) | 1984-09-04 | 1984-09-04 | interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162230A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147419A (en) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | Level converter |
| WO1998036495A1 (en) * | 1997-02-17 | 1998-08-20 | Siemens Aktiengesellschaft | Integrated buffer circuit |
-
1984
- 1984-09-04 JP JP59184972A patent/JPS6162230A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147419A (en) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | Level converter |
| WO1998036495A1 (en) * | 1997-02-17 | 1998-08-20 | Siemens Aktiengesellschaft | Integrated buffer circuit |
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