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JPS6132621A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

Info

Publication number
JPS6132621A
JPS6132621A JP15288684A JP15288684A JPS6132621A JP S6132621 A JPS6132621 A JP S6132621A JP 15288684 A JP15288684 A JP 15288684A JP 15288684 A JP15288684 A JP 15288684A JP S6132621 A JPS6132621 A JP S6132621A
Authority
JP
Japan
Prior art keywords
output
unit cell
type
unit cells
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15288684A
Other languages
Japanese (ja)
Inventor
Shinji Katono
上遠野 臣司
Yukiro Suzuki
鈴木 幸郎
Yoji Nishio
洋二 西尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP15288684A priority Critical patent/JPS6132621A/en
Publication of JPS6132621A publication Critical patent/JPS6132621A/en
Pending legal-status Critical Current

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  • Logic Circuits (AREA)

Abstract

PURPOSE:To speed up its operation greatly without increasing the total power consumption by classifying plural logical elements which constitute a unit cell into two kinds according to their circuit positions, and using a high load drive type gete as its output gate. CONSTITUTION:A device IC is a gate array; an input buffer part 20 consists of input buffer circuits 201-20n and an output buffer part 22 consists of output buffer circuits 221-21n. High-load drive type gates are used as output gates (output buffers) which send out respective outputs L22 as to unit cells 211-21n of an internal circuit part 21. Namely, high load driving ability circuits are used as output buffers of the unit cells to equalize signal delay almost to the signal delay between gates in unit cells regardless of whether the length of wiring connecting unit cells mutually. The occupation rate of the output buffers is small, so the whole power consumption does not increase greatly. Further, the operation of the gate array is speeded up and malfunction of the circuit due to variance in delay quantity is prevented.

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置技術さらにはゲートア
レイに適用して特に有効な技術に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a technique particularly effective when applied to semiconductor integrated circuit device technology and further to gate arrays.

〔背景技術〕[Background technology]

例えば、1982年に株式会社東芝発行の東芝しビaL
−37巻7号607〜610頁に記載のごときゲートア
レイは、入出力バッファ部と内部回路部とが形成され、
内部回路部には複数のユニットセルが形成されている。
For example, in 1982, Toshiba ShiviaL published by Toshiba Corporation
The gate array described in Vol. 37, No. 7, pp. 607-610 has an input/output buffer section and an internal circuit section, and
A plurality of unit cells are formed in the internal circuit section.

さらに、各ユニ2)セル(マクロセル)はそれぞれ複数
の論理要素(ゲート)によって構成されている。
Furthermore, each uni2) cell (macrocell) is composed of a plurality of logic elements (gates).

との種のゲートアレイは、あらかじめ大量に作った標準
母体(マスターウェハー)に品種ごとの配線工程を施す
ことによシ、多品種の半導体集積回路装置を実現するこ
とができ、さらにマスターウェハーの大量生産による低
コスト化、配線の自動設計お′よび配線だけの短い製造
工程による開発期間の短縮化などの利点がある。
This kind of gate array can realize a wide variety of semiconductor integrated circuit devices by performing wiring processes for each type on a standard matrix (master wafer) manufactured in large quantities in advance. Advantages include lower costs due to mass production, shorter development period due to automatic wiring design and a shorter manufacturing process that involves only wiring.

上述した論理要素(ゲート)とは、論理回路を構成する
最小単位(それ以上分割できない1つの論理機能ブロッ
ク)をいい、ユニットセル(マクロセル)トハ、マルチ
プレクサやフリップフロップといった複数のゲートによ
り構成された論理機能ブロックでアシ、その内部(それ
ぞれのゲート)はICメーカーが配線し、ユニットセル
間はユーザーが配線するようになされている。ゲートア
レイにおいて各セルの配置や配線の配置はCAD(Co
mputor Aided  Deaing )  を
用いて行なわれる。1つの論理ノロツクを構成するマク
ロセル内の配線長とマクロセル間の配線が極端に異なる
(例えば0.1 mxと3龍)と、マクロセル内部の各
ゲート間の信号遅延量は、例えば0.03ns  と小
さいにもかかわらず、例えばマクロセル間を接続する長
い配線の等価抵抗や浮遊容量等によって、例えば0.8
7ns  といった大きな信号遅延が生じることがある
ことが本発明者によって明らかとなった。すなわち、ゲ
ートアレイは、すべてリピートした同一回路で構成され
ているにもかかわらずマクロセルとマクロセルを結ぶ配
線長やファンアウトの数によって信号遅延量が大きく異
なり、回路の高速化のさまたげとなったり、回路の誤動
作の原因となることが明らかとなった。
The logic element (gate) mentioned above is the minimum unit that constitutes a logic circuit (one logic function block that cannot be further divided), and is composed of multiple gates such as unit cells (macro cells), multiplexers, and flip-flops. The logic function block is structured so that the internal wiring (each gate) is wired by the IC manufacturer, and the wiring between unit cells is wired by the user. The placement of each cell and wiring in the gate array is done using CAD (Co
mputer aided deaing). If the wiring length within a macrocell constituting one logic block and the wiring between macrocells are extremely different (for example, 0.1 mx and 3x), the signal delay amount between each gate within the macrocell will be, for example, 0.03ns. Although it is small, for example, due to the equivalent resistance and stray capacitance of long wiring connecting macro cells,
The inventors have found that a signal delay as large as 7 ns may occur. In other words, even though gate arrays are all made up of repeating identical circuits, the amount of signal delay varies greatly depending on the wiring length connecting macro cells and the number of fanouts, which hinders the speeding up of the circuit. It has become clear that this can cause circuit malfunction.

そ、こて、本発明者らは、ユニットセルを構成する論理
要素のすべてを高負荷駆動型の回路で構成し、これによ
シ各ユニットセル間の伝達遅延時間が負荷数や配線長に
影響され難くする、という技術を開発した。
The inventors constructed all of the logic elements constituting the unit cells using high-load drive circuits, and thereby the transmission delay time between each unit cell could be reduced depending on the number of loads and wiring length. We have developed a technology that makes it difficult to be influenced.

しかしかかる技術にあっては、今度は、すべての論理要
素を高負荷駆動型に形成することによシ全体の消費電力
が大幅に増大してしまう、という別の問題点が生ずると
いうことが本発明者らによって明らかとされた。
However, the real problem with this technology is that by forming all logic elements to be driven by high loads, the power consumption of the entire system increases significantly. It was revealed by the inventors.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、全体の消費電力を大幅に増大させる
ことなく、各ユニットセルの出力にそれぞれ接続される
負荷や配線によって生じる伝達遅延時間への影響を小さ
くして動作の高速化をはかることができるようにした半
導体集積回路装置技術を提供するものである。
The purpose of this invention is to speed up operation by reducing the influence on transmission delay time caused by loads and wiring connected to the output of each unit cell, without significantly increasing overall power consumption. The present invention provides a semiconductor integrated circuit device technology that enables the following.

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるで桑ろう。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとお9である。
A brief summary of typical inventions disclosed in this application is as follows.

すなわち、ユニットセルを構成する複数の論理要素をそ
の回路的な位置に応じて2種類に分け、少なくとも、そ
の出力ゲートを高負荷駆動型ゲートとすることによシ、
全体の消費電力を大幅に増すことなく、各ユニットセル
の出力側にそれぞれ接続される負荷および配線による伝
達遅延時間への影響を小さくすることができ、これによ
り動作の高速化をはかることができるようにする、とい
う目的を達成するものである。
That is, by dividing the plurality of logic elements constituting a unit cell into two types according to their circuit positions, and at least making the output gate a high-load drive type gate,
Without significantly increasing the overall power consumption, it is possible to reduce the influence of the load and wiring connected to the output side of each unit cell on the transmission delay time, thereby increasing the speed of operation. It achieves the purpose of doing so.

〔実施例〕〔Example〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。
Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.

なお、図面において同一符号は同一あるいは相当部分を
示す。
In the drawings, the same reference numerals indicate the same or corresponding parts.

先ず、第1図はこの発明の一実施例による半導体集積回
路装置の概要を示す。
First, FIG. 1 shows an outline of a semiconductor integrated circuit device according to an embodiment of the present invention.

同図に示す半導体集積回路装置ICはゲートアレイであ
って、入力バッファ部20、内部回路部21、出力バッ
ファ部22が同一の半導体基板上に形成されている。第
1図において、INI〜INnは入力端子を、0UT1
〜OU Tmは出力端子をそれぞれ示す。また、Vcc
は電源を、GNDは接地電位をそれぞれ示す。さらに、
同図に併記するグラフは各部における論理レベルを示す
ものであって、VithlO〜vith12  は論理
しきい値を、VoHlo 〜VoH12、ViH10〜
ViH12は“H”″(高電位)の論理レベルを、Vi
L10〜ViL12 、 VoLlo 〜VoL12 
 は“L”(低電位)の論理レベルをそれぞれ示す。
The semiconductor integrated circuit device IC shown in the figure is a gate array, and an input buffer section 20, an internal circuit section 21, and an output buffer section 22 are formed on the same semiconductor substrate. In Figure 1, INI to INn are input terminals, 0UT1
~OUT Tm indicates an output terminal, respectively. Also, Vcc
indicates a power supply, and GND indicates a ground potential. moreover,
The graphs shown in the same figure show the logic levels in each part.
ViH12 sets the logic level of “H” (high potential) to Vi
L10~ViL12, VoLlo~VoL12
respectively indicate the logic level of "L" (low potential).

第2図は上記半導体集積回路装置ICの内部回路構成を
示す。
FIG. 2 shows the internal circuit configuration of the semiconductor integrated circuit device IC.

同図において、入力バッファ部20は入カッζツファ回
路201〜2Onによって、出カッ(ソファ部22は出
力バッファ回路221〜22mによってそれぞれ構成さ
れている。
In the figure, the input buffer section 20 is composed of input buffer circuits 201 to 2On, and the output buffer section 22 is composed of output buffer circuits 221 to 22m, respectively.

内部回路部21は、その中に複数のユニットセル211
.212,213,214.21nが形成されている。
The internal circuit section 21 includes a plurality of unit cells 211 therein.
.. 212, 213, 214.21n are formed.

本発明の大きな特徴は、第2図に示す如く、ユニットセ
ル211〜21mにおいて、各出力L22を送出する出
力ゲート(出力バッファ)を高負荷駆動型ゲートを用い
て構成したことにある。図中、黒丸、あるいは先端を黒
くぬりつぶした部分は、出力段の回路が例えば、バイポ
ーラ回路によって構成されていることを示す。(他の回
路は、低消費電力のCMOSで構成されている。)すな
わちユニットセルの出力バッ7アに高負荷駆動能力回路
を使用することにより、ユニットセルとユニットセルを
結ぶ配線長の長短にかかわらず、ここでの信号遅延は、
ユニットセル内のゲート間の信号遅延量とほぼ同じにで
きるのである。
A major feature of the present invention is that, as shown in FIG. 2, the output gates (output buffers) for sending out each output L22 in the unit cells 211 to 21m are configured using high load drive type gates. In the figure, a black circle or a portion whose tip is filled in black indicates that the output stage circuit is constituted by, for example, a bipolar circuit. (Other circuits are constructed of CMOS with low power consumption.) In other words, by using a high load driving capacity circuit for the output buffer of the unit cell, the wiring length connecting the unit cells can be shortened or shortened. Regardless, the signal delay here is
This can be made almost the same as the amount of signal delay between gates in a unit cell.

また出力バッファの占める割合は、少ないので全体の消
費電力が著るしく増大することがない。このように、ユ
ニットセルの内部における信号遅延量とユニットセル外
部の信号遅延量と全はぼ同じにすることができれば、そ
の違いを意識せずに設計でき設計の自由度が向上する。
Furthermore, since the output buffer occupies a small proportion, the overall power consumption does not increase significantly. In this way, if the signal delay amount inside the unit cell and the signal delay amount outside the unit cell can be made almost the same, the design can be designed without being aware of the difference, and the degree of freedom in design is improved.

またゲートアレイの高速化が達成できるとともに、遅延
量のばらつきによる回路の誤動作を防止できる。さらに
第2図に示すように、本実施例では、入力バッファ20
1〜2one出力パツフア221〜22mもCMOSと
バイポーラ回路とを組合せた準CMOS回路よシなって
おり、この部分でも配線長やファンアウトによる信号遅
延のばらつきをおさえることができる。また高速化でき
る。
In addition, it is possible to increase the speed of the gate array, and to prevent circuit malfunctions due to variations in delay amount. Furthermore, as shown in FIG. 2, in this embodiment, the input buffer 20
The 1 to 2 one output buffers 221 to 22m are also quasi-CMOS circuits that are a combination of CMOS and bipolar circuits, and variations in signal delay due to wiring length and fan-out can be suppressed in this portion as well. It can also be faster.

各ユニットセル211〜214はそれぞれユニット間配
線L2によって所定の論理機能を持つ回路網を構成する
。各ユニットセル211〜215の出力側配線L22は
、他のユニットセルあるいは出力バッファ部22へそれ
ぞれの配線長でもって接続されている。
Each of the unit cells 211 to 214 constitutes a circuit network having a predetermined logical function by the inter-unit wiring L2. The output side wiring L22 of each unit cell 211 to 215 is connected to another unit cell or the output buffer section 22 with respective wiring lengths.

なお、第2図において、出力パッ71回路221〜22
mはそれぞれトライステート型のバッファ回路であって
、内部回路部21あるいは外部にて生成されるイネーブ
ル信号ENによってその出力状態が制御されるようにな
っている。
In addition, in FIG. 2, the output pad 71 circuits 221 to 22
Each of m is a tri-state type buffer circuit, and its output state is controlled by an enable signal EN generated by the internal circuit section 21 or externally.

第3図に、上記高負荷駆動型ゲート(ユニットセル)の
−例を示す。
FIG. 3 shows an example of the above-mentioned high load drive type gate (unit cell).

第3図は上記ユニットセルの一例を示す。同図(イ)は
論理記号図を示す。また、同図面は具体的な回路構成を
示す。
FIG. 3 shows an example of the above unit cell. Figure (a) shows a logical symbol diagram. Further, the drawing shows a specific circuit configuration.

同図かられかるようにゲート211の最終出力段のみに
低出力インピーダンスのバイポーラトランジスタQr 
 、Q*が用いられている。
As can be seen from the figure, a low output impedance bipolar transistor Qr is used only in the final output stage of the gate 211.
, Q* are used.

なお、第3図において、INI〜IN3はゲート(ユニ
ットセル)211の論理入力端子を、OUTはゲート2
11の論理出力端子をそれぞれ示すO 第4図は上記ユニットセルの別の例を示す。同図(ト)
はその記号図を、同図0はその具体的な内部回路図をそ
れぞれ示す。
In FIG. 3, INI to IN3 are the logic input terminals of the gate (unit cell) 211, and OUT is the gate 2.
FIG. 4 shows another example of the above unit cell. Same figure (G)
0 shows its symbolic diagram, and FIG. 0 shows its specific internal circuit diagram.

同図に示すユニットセル212は2ビツトコンパレータ
をなすものであって、これを構成する論理要素の大部分
は、低消費電力型のC−MOS型論理素子からなる。そ
して、そのユニットセル212を構成するゲートのうち
出力ゲートである複合ゲー)Gatel  は、その出
力段の回路がバイポーラ型素子か′ら゛なる高負荷駆動
型ゲートとなっている。
The unit cell 212 shown in the figure constitutes a 2-bit comparator, and most of the logic elements constituting this are comprised of low power consumption C-MOS type logic elements. Of the gates constituting the unit cell 212, the output gate (composite gate) Gate is a high load drive type gate whose output stage circuit is composed of bipolar elements.

なお、第4図において、Bo+Ao131A1.A)B
、A=Bはそれぞれ上記ユニットセル212の論理入力
を示す。また、A)B 、A=Bはその論理出力を示す
In addition, in FIG. 4, Bo+Ao131A1. A)B
, A=B indicate the logic inputs of the unit cell 212, respectively. Further, A)B, A=B indicates the logical output.

第5図は上記ユニットセルのさらに別の例を示す◎同図
に)はその記号図、同図(ロ)は具体的な内部回路図を
それぞれ示す。
FIG. 5 shows yet another example of the unit cell described above, ◎) shows its symbolic diagram, and FIG. 5 (b) shows a specific internal circuit diagram.

同図に示すユニットセル213は、セット・リセットク
リップフルツブ回路であり、これも上述した回路と同様
出力ゲートGate2.Gate3.を高負荷駆動型ゲ
ートとしている。RNおよびSNはリセットおよびセッ
ト入力を、十Qおよび−Qはセットおよびリセット出力
をそれぞれ示す。
The unit cell 213 shown in the figure is a set/reset clip full circuit, which also has output gates Gate2. Gate3. is a high load drive type gate. RN and SN indicate reset and set inputs, and Q and -Q indicate set and reset outputs, respectively.

第6図は上記ユニットセルのさらにまた別の例を示す。FIG. 6 shows yet another example of the above unit cell.

同図(ト)は論理記号図、同図0は内部回路図をそれぞ
れ示す。
FIG. 3(G) shows a logical symbol diagram, and FIG. 0 shows an internal circuit diagram.

同図に示すユニットセル214は3ビツトデコーダであ
って、同図かられかるように出力ゲート(出力バッファ
)ANI3 、ANI 4・・・ANIOは、それぞれ
高負荷駆動型ゲートとなっている。
The unit cell 214 shown in the figure is a 3-bit decoder, and as can be seen from the figure, the output gates (output buffers) ANI3, ANI4, . . . ANIO are respectively high load drive type gates.

A o = A 2はデコード入力を、BO〜B7はデ
コード出力をそれぞれ示す・ 第7図は高負荷駆動型ゲートの他の一例を示し、TTL
を利用したものである。
A o = A 2 indicates the decode input, and BO to B7 indicate the decode output. Figure 7 shows another example of a high load drive type gate, and TTL
This is what was used.

第8図は、高負荷駆動型ゲートのさらに他の一例を示し
、ECLを利用したものである。
FIG. 8 shows yet another example of a high load drive type gate, which utilizes ECL.

以上のように、上述した半導体集積回路装置ICでは、
その内部回路部21内に形成されたユニットセル211
〜214の各出力側だけが選択的に高駆動型に形成され
ていることにより、各ユニットセルの出力側にそれぞれ
接続される負荷の数あるいは配線の長さによって生じる
伝達遅延時間への影響を小さくすることができ、これに
よりユニットセル間における伝達遅延時間を小さくして
高速化をはかることが可能になる。また、各ユニットセ
ル出力側にそれぞれ接続される負荷の数および配線の長
さによる影響が小さくなることによシ、回路設計の自由
度が増し、これにより例えばCAD(コンピュータによ
る設計補助システム)などによる設計の自動化も容易に
なる。そして、各ユニットセル211〜214の出力段
以外の部分は、例えば低消費電力型のC−MOS型論理
素子を用いて構成することができ、これにより全体とし
ての消費電力の増大を少なくすることができるO 〔効果〕 (1)  ユニットセル内の負荷を駆動する第1の種類
の論理要素と、ユニットセル外の負荷を駆動する第2の
種類の論理要素とが設けられるとともに、第2の種類の
論理要素が第1の種類の論理要素に対して高駆動型に形
成されていることにより、そのユニットセルの出力側に
接続される負荷の数や配線の長さによる伝達遅延時間へ
の影響が小さくなり、これにより全体の消費電力を大き
く増すことなく、動作の高速化を可能にすることができ
る、という効果が得られる。
As described above, in the semiconductor integrated circuit device IC described above,
A unit cell 211 formed within the internal circuit section 21
By selectively forming only the output sides of 214 to high drive type, the influence on the transmission delay time caused by the number of loads connected to the output side of each unit cell or the length of wiring can be reduced. This makes it possible to reduce the transmission delay time between unit cells and increase the speed. In addition, by reducing the influence of the number of loads connected to each unit cell output side and the length of wiring, the degree of freedom in circuit design increases. This also makes it easier to automate design. The portions other than the output stage of each unit cell 211 to 214 can be configured using, for example, a low power consumption C-MOS type logic element, thereby reducing the overall increase in power consumption. [Effects] (1) A first type of logic element that drives a load inside the unit cell and a second type of logic element that drives a load outside the unit cell are provided, and a second type of logic element that drives a load outside the unit cell is provided. Since each type of logic element is formed to have a high drive type compared to the first type of logic element, the transmission delay time due to the number of loads connected to the output side of the unit cell and the length of the wiring can be reduced. The effect is that the influence is reduced, and as a result, it is possible to increase the speed of operation without significantly increasing the overall power consumption.

(2)また、各二ニットセルの出力側に接続される負荷
の数や配線の畢さによる影響が小さくなることにより、
設計の自由度が増し、これによシ例えばCADなどによ
る設計の自動化が行ないやすくなる、という効果が得ら
れる。
(2) Also, by reducing the influence of the number of loads connected to the output side of each 2-nit cell and the thickness of the wiring,
The degree of freedom in design increases, and this has the effect of making it easier to automate the design using, for example, CAD.

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記第2の
種類の論理要素もMOS型素子で構成することができる
。この場合は、そのMOS型素子すなわちMOS電界効
果トランジスタのW/L(ゲート幅/チャンネル長)を
第1の種類のそれよりも大きくすればよい。
Although the invention made by the present inventor has been specifically explained above based on examples, it goes without saying that this invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Nor. For example, the second type of logic element described above can also be composed of a MOS type element. In this case, the W/L (gate width/channel length) of the MOS type element, that is, the MOS field effect transistor may be made larger than that of the first type.

〔利用分野〕[Application field]

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラとMOS
の混在屋半導体集積回路装置技術に適用した場合につい
て説明したが、それに限定されるものではなく、例えば
、バイポーラ型だけの半導体集積回路装置技術あるいは
C−MOS型だけの半導体集積回路装置技術、さらには
アナログ・デジタル混在型の半導体集積回路装置技術な
どにも適用できる。
The above explanation will mainly focus on the bipolar and MOS fields of application which are the background of the invention made by the present inventor.
Although the case where the application is applied to a mixed semiconductor integrated circuit device technology has been described, the application is not limited thereto. It can also be applied to analog/digital mixed type semiconductor integrated circuit device technology.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明が適用されている半導体集積回路装置
の概要を示す図、 第2図はこの発明の一実施例による半導体集積回路装置
の全体の回路構成を示すブロック図、第3図は第2図に
示した半導体集積回路装置内に形成されているゲート(
ユニットセル)の−例を示す図、 第4図(A) 、 03)は第2図に示した半導体集積
回路装置内に形成されているユニットセルの別の例を示
す図、 第5図(4)、@は第2図に示した半導体集積回路装置
内に形成されているユニットセルのさらに別の例を示す
図、 第6図囚、0は第2図に示した半導体集積回路装置内に
形成されているユニットセルのさらにまた別の例を示す
図、 第7図は高負荷駆動ゲートの他の例を示す図である。 第8図は高負荷駆動ゲートのさらに他の1例を示す図で
ある。 IC・・・半導体集積回路装置(ゲートアレイ)、20
・・・入力バッファ部、21・・・内部回路部、22・
・・出力バッファ部、IN1〜INn・・・入力端子、
0UT1〜OUTm・・・出力端子、Vcc・・・電源
電位、GND・・・接地電位、201〜20n・・・入
力バッファ回路、211,212,213,214゜2
15・・・論理機能ユニット、221〜22m・・・出
力バッファ回路、M、〜M、1.・・・MOSFET。 第  3  図 第  4  図 第  5  図 (ハ) (B) 第  7  図 第  8  図
FIG. 1 is a diagram showing an outline of a semiconductor integrated circuit device to which the present invention is applied, FIG. 2 is a block diagram showing the overall circuit configuration of a semiconductor integrated circuit device according to an embodiment of the present invention, and FIG. The gate (
4(A), 03) is a diagram showing another example of a unit cell formed in the semiconductor integrated circuit device shown in FIG. 2, and FIG. 4), @ is a diagram showing yet another example of the unit cell formed in the semiconductor integrated circuit device shown in FIG. 2, FIG. FIG. 7 is a diagram showing yet another example of a unit cell formed in the present invention. FIG. 7 is a diagram showing another example of a high-load drive gate. FIG. 8 is a diagram showing still another example of a high load drive gate. IC...Semiconductor integrated circuit device (gate array), 20
...input buffer section, 21...internal circuit section, 22.
...output buffer section, IN1 to INn...input terminal,
0UT1-OUTm...output terminal, Vcc...power supply potential, GND...ground potential, 201-20n...input buffer circuit, 211, 212, 213, 214°2
15...Logic function unit, 221-22m...Output buffer circuit, M, ~M, 1. ...MOSFET. Figure 3 Figure 4 Figure 5 (C) (B) Figure 7 Figure 8

Claims (1)

【特許請求の範囲】 1、入出力バッファ部と内部回路部とが形成され、内部
回路部には複数のユニットセルが形成され、さらに各ユ
ニットセルはそれぞれ複数の論理要素によって構成され
ている半導体集積回路装置にあって、上記ユニットセル
内には、該ユニットセル内の負荷を駆動する第1の種類
の論理要素と、該ユニットセル外の負荷を駆動する第2
の種類の論理要素とが設けられるとともに、第2の種類
の論理要素が第1の種類の論理要素に対して高駆動型に
形成されていることを特徴とする半導体集積回路装置。 2、上記第1の種類の論理要素がMOS型素子によって
、上記第2の種類の論理要素がバイポーラ型素子を含む
半導体素子によってそれぞれ形成されていることを特徴
とする特許請求の範囲第1項記載の半導体集積回路装置
[Claims] 1. A semiconductor device in which an input/output buffer section and an internal circuit section are formed, a plurality of unit cells are formed in the internal circuit section, and each unit cell is each constituted by a plurality of logic elements. In the integrated circuit device, the unit cell includes a first type of logic element that drives a load within the unit cell, and a second type of logic element that drives a load outside the unit cell.
What is claimed is: 1. A semiconductor integrated circuit device comprising: a second type of logic element; and a second type of logic element formed to be highly driven relative to the first type of logic element. 2. Claim 1, wherein the first type of logic element is formed by a MOS type element, and the second type of logic element is formed by a semiconductor element including a bipolar type element. The semiconductor integrated circuit device described above.
JP15288684A 1984-07-25 1984-07-25 Semiconductor integrated circuit device Pending JPS6132621A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10060515B2 (en) 2013-06-28 2018-08-28 Festo Ag & Co. Kg Linear drive and method for the production thereof

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