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JPS61273016A - 周波数シンセサイザ−回路 - Google Patents

周波数シンセサイザ−回路

Info

Publication number
JPS61273016A
JPS61273016A JP61118385A JP11838586A JPS61273016A JP S61273016 A JPS61273016 A JP S61273016A JP 61118385 A JP61118385 A JP 61118385A JP 11838586 A JP11838586 A JP 11838586A JP S61273016 A JPS61273016 A JP S61273016A
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JP
Japan
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input
signal
frequency synthesizer
phase comparator
frequency
Prior art date
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Application number
JP61118385A
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English (en)
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JPH0789615B2 (ja
Inventor
ゼンケ・メールガルト
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TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
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Filing date
Publication date
Application filed by Deutsche ITT Industries GmbH filed Critical Deutsche ITT Industries GmbH
Publication of JPS61273016A publication Critical patent/JPS61273016A/ja
Publication of JPH0789615B2 publication Critical patent/JPH0789615B2/ja
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Expired - Lifetime legal-status Critical Current

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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
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    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ディジタル的にステップ調節可能な周波数
のアナログ信号発生用の周波数シンセサイザー回路であ
って、基準信号発振器は基準信号を発生し、位相比較器
と、アナログ低域通過型フィルタと、電圧制御された発
振器（ＶＣＯ）がこの順序で縦続接続され、上記位相比
較器はＶＣＯによって制御される周波数シンセサイザー
回路に関する。
［従来の技術］ このような周波数シンセサイザー回路は、位相同期ルー
プの形式内で広り使用されており、多くの文献（例えば
、“Ｔ　ｈｅｏｒ、ｌｅ　ｕｎｄ　　Ａ　ｎｗｅｎｄｕ
ｎｇｅｎｄｅｓ　　Ｐ　ｈａｓｅ　−Ｌ　ｏｃｋｅｄ　
　−Ｌ　ｏｏｐ’ｓ″、ＡＴ−Ｖｅｒｌａａ　Ｓ　ｔｕ
ｔｔａａｒｔ、　１９８２年号、第３版。
８５頁乃至８９頁、特に第７９ｂ図）に記載されている
。この周波数シンセサイザー回路は、基準周波数に対し
てディジタル的に調節可能なある決まった周波数比を有
する信号を発生する。これは、調節可能な分周回路を■
ＣＯ出力と位相比較器との間の帰還バス内に接続するこ
とによって達成される。
従来の周波数シンセサイザー回路の主な欠点は、周波数
を小さなステップで調節することが困難なことであり、
特に、基準周波数に対するｖＣＯの発振周波数の比が約
０．１と１０との間に位置する場合には困難である。こ
の問題は、分数によって分周する分周回路を使用するこ
とに゛よりて克服できるが、この場合には、位相ジッタ
の問題が生じる。
［発明が解決しとようとする問題点］ この発明の目的は、従来の周波数シンセサイザー回路を
改良して、基準周波数が７００周波数にできる限り接近
して動くことができるようにすると共に、周波数調整の
ステップを７００周波数に関連して非常に小さくでるよ
うにして、信号周波数が水晶発振器の正確度を有するよ
うにすると共に、広い周波数範囲内で調節可能にするこ
とである。この結果、この周波数シンセサイザー回路は
集積化に適し、ラジオセット、テレビセラＩ〜、および
音声装置の周波数シンセサイザーシステムに使用できる
ようになる。
［問題点を解決するための手段］ この発明による周波数シンセサイザー回路においては、
位相同期ループがアナログ信号の発生のために使用され
るものであって、この回路には、位相比較器と、基準信
号発振器と、アナログ低域通過型フィルタと、電圧制御
発振器（ＶＣＯ）とが設けられている。このＶＣＯの出
力はアナログ信号である。位相比較器はディジタル回路
であり、この位相比較器には、比較されるべき２つの位
相がディジタル信号として供給される。この位相信号の
一方は、基準信号発振器の位相を表わす信号であり、他
方の位相信号は、累算器から送られてくるものである。
この累算器は、ＶＣＯによってクロック動作され、各ク
ロックパルスの受信毎に、調節可能な数値を累算するも
のである。この累算内容は、第２の位相信号として位相
比較器に供給される。位相同期ループは、基準信号周波
数または７００周波数が供給される累算器のサイクル周
波数に同期する。このサイクル周波数は数値によって調
節可能なものである。したがって、この位相同期ループ
がアナログ信号の周波数を決定する。
［発明の実施例］ 第１図において、水晶発振器を安定化した基準信号発信
器ｒＯは、その出力である基準信号ｆｒを累算器ａＣお
よび位相比較器ｄｐの各クロック入力に出力する。累算
器ａＣのデータ入力には、周波数を決定する数値ｄが供
給されている。この累算器ａＣの出力信号は、ディジタ
ル位相比較器ｄｐの第１の入力に供給される。このディ
ジタル位相比較器ｄｐのディジタル出力、例えば２進出
力信号は、アナログ低域通過型フィルタｔｐの入力に供
給され、このアナログ低域通過型フィルタｔｐの出力は
、電圧制御発振器（以下ＶＣＯという）ＶＯの制御入力
に接続されている。この。
ＶＣＯｖｏからのデータ信号ｖｐはＶ９０ｖｏの位相を
示すものであって、゛これは位相比較器ｄｐの第２の入
力に供給される。ＶＣＯｖｏの出力信号ｆｓは連続した
信号であり、この出力信号ｆｓは別のサブ回路に供給さ
れる。
第２図においては、ＶＣＯｖｏの出力信号すなわち信＠
ｆＳは、別のサブ回路の他に、累算器ａＣおよびディジ
タル位相比較１１ｄｐの各クロック入力に供給されてい
る。累算器ａＣのデータ入力には数値ｄが供給され、ま
たこの累算器ａＣの出力はディジタル位相比較器ｄｐの
第１の入力に接続されている。このディジタル位相比較
器ｄｐの第２の入力には、基準信号発振器ｒＯの位相に
対応したディジタル信号すなわち基準位相ｒｐが供給さ
れている。ディジタル位相比較器ｄｐのディジタル出力
、例えば２進出力信号は、アナログ低域通過型フィルタ
ｔｐに供給され、このアナログ低域通過型フィルタ・１
ｐの出力はｖｃｏｖｏの制御入力に供給される。
この発明の目的は、累算器ａＣを伴った位相同期ループ
を付加することにより達成される。この累算器ａＣは、
基準信号あるいは■ＣＯ信号によってクロックされ、各
クロックパルスの発生毎に、そのデータ入力に供給され
る数値ｄを累算する。
すなわち前の累算結果にこの数値ｄを加算する。
各累算内容は、ディジタル発振器の一定の割合での位相
の増加として出力される。この位相は、ディジタル位相
比較器ｄＤにおいて、基準信号発振器ｒＯあるいはＶＣ
Ｏｖｏのディジタル符号化された′位相と比較される。
このディジタル発振器の位相が基準信号発振器ｒｏまた
はＶＣＯｖｏの位相よりも進んでいるか遅れているかに
基づいて、位相比較器ｄｐは、ディジタル例えば２選の
１ｌＪｔｌｌ信号を出力する。この制御信号は、アナロ
グ低域通過型フィルタｔｐに供給されて平滑化され、Ｖ
ＣＯｖｏのアナログ６１７ｍ入力に供給される。
基準信号発振器ｒＯあるいはＶＣＯｖｏからディジタル
符号化された位相を発生するために、基準信号発振器ｒ
ＯまたはＶＣＯｖｏには、等時間間隔に配置されたタッ
プを有する可変遅延装置、または各遅延素子がタップを
有した可変遅延線を備えることが可能である。これらの
タップの瞬間の状態は、基準信号発振器ｒｏあるいはＶ
ＣＯｖｏの瞬間の位相を表わす。
可変遅延装置は、例えば、ＩＩＩ　Ｉｌｌ可能な電流に
よって電荷が変化されるコンデンサを備えることが可能
である。電荷転送バスに沿った電圧比較器は、等ＦＩ！
ｆＲｒｍ隔のタップを与えている。電荷の転送期間は、
基準信号の周期あるいはｖＣＯ信号の周期に同期してい
る。この電荷転送バスが、し張発振器のように、ＶＣＯ
の時間を決定すれば、同期の必要性は除去される。
可変遅延線は、例えばクロック動作されないインバータ
の縦続接続、インバータ群、または縦続接続された２つ
の隣接する素子間の接続点毎に電圧タップを有した遅延
導入信号伝送ステージであることが可能である。縦続接
続された素子の調節可能なスイッチング遅延の手段によ
って、全体の遅延は基準信号の周期、またはＶＣＯの周
期に同期する。もし、可変遅延線がリング発振器である
ＶＣＯｖｏとして使用されるならば、このような同期の
必要性は除去される。
リングを形成するように接続された可変遅延線の一例は
、第３図のブロック図に示されている。
第３図は、２ｍインバータｉによってそれぞれ形成され
た１５個の非反転遅延素子の縦続接続を示すものであっ
て、各２重インバータｌの出力は次の２ｍインバータｉ
の入力に接続されている。また、この各接続点は外部へ
の電圧タップの形成のために分岐されている。これらの
電圧タップの他に、第１の２重インバータ１の入力と最
後の２！ｌインバータｉの出力においても外部との接続
のための電圧タップが接続されている。これらの電圧タ
ップには、入力側からそれぞれ０から１５までの参照番
号が付記されている。５人力のＮＡＮＤゲートｎｃｓの
５つの入力には、タップ５．６．７．８および９が接続
されており、またこのＮＡＮＤゲートｎｄの出力は第１
の２重インバータ１の入力に接続されている。
５つの信号タップ５乃至９はＮＡＮＤゲートｎｄを介し
て縦続接続された２ｍインバータの入力に接続されてい
るので、２．３周期後に、入力状態とは無関係に、信号
タップ０乃至１５に安定した循環信号パターンが出力さ
れる。１１個のハイレベル状態のブロックと５個のロー
レベル状態のブロックは、信号タップ０乃至１５を循環
する。その周期は、２重インバータ１のスイッチング遅
延によって制御することができる。
上記したことを２．３の数値例をあげて説明する。累算
器ａ６が２４１ｉのステージを有する２進カウンタであ
って２”　’　Ｈ２（約１７ＭＨ２）の速さでクロック
動作され、入力の値がｄ−１であるならば、累算器ａＣ
は１秒間で飽和する。したがって累算器ａＣのサイクル
周波数はＩＨ２となる。ｄ−２である場合には、そのサ
イクル周波数は２Ｈ２に増加し　ｄ、、２２２の場合に
は、サイクル周波数は２２”−４，１９９８０４Ｈｚに
増加する。これらのサイクル周波数は、信号ｆｓまたは
基準信号ｆｒの周波数でもあり、ＩＨ２の確度を有して
いる。
累算器ａＣの２４ビツト全てをディジタル位相比較器ｄ
ｐに供給する必要はない。特に、基準位相ｒｐ１または
■ＣＯ位相すなわちデータ信号ｖｐが１６ａｌの電圧タ
ップだけから取出される場合には必要とされない。位相
比較のためには、累算器ａＣの上位４ビツトで充分であ
る。この場合の位相比較におけるディジタルな不確実性
は、１周期当り±１／３２となるが、これは、次段の低
域通過型フィルタの平滑動作によって、信号ｆｓに影響
を与えない。
したがって、累算器ａＣのサイクル周波数と、このサイ
クル周波数と比較される基準信号発振器ｒｏまたはｖｃ
ｏｖｏの周波数とは同一となる。
このため、２つの周波数は、通常の周波数シンセサイザ
ーシステムよりも接近する。このことは利点である。な
ぜなら、信＠ｆＳの同期が近接した時ｌ！１ｆｌｌ隔で
実行されるからである。位相が互いに離れることがある
フリーランニング間隔は、２゜３周期だけであり、非常
に短い間隔である。
もう一つの特徴は、信号周波数の増分をその信号の周波
数に比べて非常に小さくできることであって、例えばこ
の例においては、これは、１６．８ＭＨｚの信号周波数
に対してＩＨｚとなる。そのダイナミック周波数レンジ
は、その信号周波数の少なくとも±３０％である。周波
数シンセサイザーにおける基準信号発振器は安定化され
た水晶発振器として設計されるので、信号ｆｓの絶対周
波数は高い正確度で一定に維持される。
さらにもう一つの特徴は、この発明の２つの実施例にお
いて、ｖＣＯ周波数または基準信号周波数のいずれかが
より低い周波数であることが可能であり、この発明の変
形例において、■ＣＯまたは基準発振器の出力に分周回
路を付加することによって両方の周波数をほぼ等しくす
ることも可能である。
その他の特徴は、この発明による周波数シンセサイザー
回路が集積化に非常に適していることによって、例えば
、ディジタル信号処理回路を備えたカラーテレビ受像器
用のクロック発振器として家電製品内に使用できること
である。この場合、周波数シンセサイザー回路は、安定
化された水晶クロック信号を発生するために使用される
。このクロック信号の周波数は、色度副搬送波周波数の
４倍であり、受像されたカラーバーストの周波数および
位相に同期する。ＰＡＬｌＮＴＳＣｌまたはＳＥＣＡＭ
の色度副搬送波周波数での複数の標準的な動作に対して
は、この周波数シンセサイザー回路１つで充分であり、
これまで使用されていた水晶発振器回路に代わり、有利
に使用することができる。
【図面の簡単な説明】 第１図はこの発明の第１の実施例を示すブロック図、第
２図はこの発明による第２の実施例を示すブロック図、
第３図はリングを形成するように接続された可変遅延線
の一実施例を示すブロック図である。 ｒｏ・・・基準信号発振器、ａＣ・・・累算器、ｄｐ・
・・ディジタル位相比較器、■０・・・電圧制御発振器
、ｔｐ・・・アナログ低域通過型フィルタ、ｎｄ・・・
ＮＡＮＤゲート。

Claims (7)

    【特許請求の範囲】
  1. （１）ディジタル的にステップ調節可能な周波数のアナ
    ログ信号発生用の周波数シンセサイザー回路において、 基準信号を発生する基準信号発振器と、 ディジタル回路から成り、第１および第２ の入力と、出力と、クロック入力とを有する位相比較器
    と、 上記位相比較器の第１の入力に接続された 出力と、上記アナログ信号の周波数を決定する数値を受
    信する第１の入力と、クロック入力とを有しているディ
    ジタル累算器と、 アナログ低域通過型フィルタと、 上記アナログ低域通過型フィルタを介して 上記位相比較器の出力に接続された入力と、上記位相比
    較器に接続された出力とを有し、この出力から上記アナ
    ログ信号を出力する電圧制御発振器とを具備することを
    特徴とする周波数シンセサイザー回路。
  2. （２）上記電圧制御発振器は、上記位相比較器の第２の
    入力に接続されている等時間間隔に配置されたタップを
    備えた可変遅延装置を具備している特許請求の範囲第１
    項記載の周波数シンセサイザー回路。
  3. （３）上記電圧制御発振器は可変遅延線を具備し、この
    可変遅延線の各遅延素子は上記位相比較器の第２の入力
    に接続された信号タップを少なくともその一部に備えて
    いる特許請求の範囲第１項記載の周波数シンセサイザー
    回路。
  4. （４）上記遅延線はリングを形成するように接続されて
    いる特許請求の範囲第３項記載の周波数シンセサイザー
    回路。
  5. （５）上記可変遅延装置は、上記アナログ信号の周期に
    おける上記タップでの全体の遅延を調整する自動制御シ
    ステムの一部を形成している特許請求の範囲第２項記載
    の周波数シンセサイザー回路。
  6. （６）上記ディジタル累算器からの出力信号は複数のビ
    ットから成り、このビットの予め定められた数の上位ビ
    ットだけが上記位相比較器の第１の入力に供給される特
    許請求の範囲第１項乃至第３項のいずれか１項記載の周
    波数シンセサイザー回路。
  7. （７）上記タップは上記位相比較器の入力に並列に接続
    され、上記タップの数は、上記ビットの予め定められた
    数の上位ビットによって決定される信号状態の数に等し
    い特許請求の範囲第６項記載の周波数シンセサイザー回
    路。
JP61118385A 1985-05-23 1986-05-22 周波数シンセサイザ−回路 Expired - Lifetime JPH0789615B2 (ja)

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