JPS61271544A - 折返し試験方式 - Google Patents
折返し試験方式Info
- Publication number
- JPS61271544A JPS61271544A JP60114509A JP11450985A JPS61271544A JP S61271544 A JPS61271544 A JP S61271544A JP 60114509 A JP60114509 A JP 60114509A JP 11450985 A JP11450985 A JP 11450985A JP S61271544 A JPS61271544 A JP S61271544A
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- JP
- Japan
- Prior art keywords
- circuit
- host system
- bus
- standby
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は折返し試験方式に関し、特に二重化システムの
待機系の折返し試験方式に関する。
待機系の折返し試験方式に関する。
従来、この種の折返し試験については、第３図に示すよ
うな方式が用いられていた。第３図は従来の折返し試験
方式の一例を示すブロック図で、二重化さルたホストシ
ステム１１．１２はホストシステムバス２１．２２およ
びバス接続切替え回路３０を介して一重化された入出力
制御装置４と接続される。本例では運用系／待機系決定
回路１０からの運用系／待機系指示信号５によりホスト
システム１１が運用系システムとして入出力制御装置４
と接続されているものとすれば、待機系のホストシステ
ム１２とホストシステムバス２２は、バス接続切替え回
路３０を介さずに、外部に擬似的に折返し試験用レジス
タ５２を設けてホストシステム１２とホストシステムバ
ス２２のみの折返し試験を行い、その正常性を確認する
ものとなっていた。
うな方式が用いられていた。第３図は従来の折返し試験
方式の一例を示すブロック図で、二重化さルたホストシ
ステム１１．１２はホストシステムバス２１．２２およ
びバス接続切替え回路３０を介して一重化された入出力
制御装置４と接続される。本例では運用系／待機系決定
回路１０からの運用系／待機系指示信号５によりホスト
システム１１が運用系システムとして入出力制御装置４
と接続されているものとすれば、待機系のホストシステ
ム１２とホストシステムバス２２は、バス接続切替え回
路３０を介さずに、外部に擬似的に折返し試験用レジス
タ５２を設けてホストシステム１２とホストシステムバ
ス２２のみの折返し試験を行い、その正常性を確認する
ものとなっていた。
上述し念従来の折返し試験方式では、バス接続切替え回
路３０％特にバス切替え用トランシーバ回路３０２の待
機系からのアクセスに関する正常性については試験がで
きないという欠点がある。
路３０％特にバス切替え用トランシーバ回路３０２の待
機系からのアクセスに関する正常性については試験がで
きないという欠点がある。
本発明の折返し試験方式は、運用系と待機系の二重化さ
れたホストシステムと、一重化された入出力制御装置と
、バス接続切替え回路とを備え、該バス接α切替え回路
によフ運用系ホストシステムとバス接続するように制御
されているシステムにおいて、前記バス接続切替え回路
の待機系ホストシステム側のインタフェース回路を試験
するための折返し試験用書込・読出レジスタ回路と、前
記待機系ホストシステムからの折返し試験タイミング制
御回路とを有し、前記運用系ホストシステムと入出力制
御装置間での入出力動作が行われて〆いない期間に前記
待機系ホストシステムからの前記バス接続切替え回路を
も含めた折返し試験を行うようにしている。
れたホストシステムと、一重化された入出力制御装置と
、バス接続切替え回路とを備え、該バス接α切替え回路
によフ運用系ホストシステムとバス接続するように制御
されているシステムにおいて、前記バス接続切替え回路
の待機系ホストシステム側のインタフェース回路を試験
するための折返し試験用書込・読出レジスタ回路と、前
記待機系ホストシステムからの折返し試験タイミング制
御回路とを有し、前記運用系ホストシステムと入出力制
御装置間での入出力動作が行われて〆いない期間に前記
待機系ホストシステムからの前記バス接続切替え回路を
も含めた折返し試験を行うようにしている。
次に１本発明について第１図、第２図を参照して説明す
る。
る。
第１図は本発明の折返し試験方式の一実施例を示すブロ
ック図、第２図は第１図における書込・読出レジスタ、
タイミング制御回路およびバス接続切替え回路の詳細例
を示す回路ブロック図である。
ック図、第２図は第１図における書込・読出レジスタ、
タイミング制御回路およびバス接続切替え回路の詳細例
を示す回路ブロック図である。
第１図において、従来例と同じ構成要件には第３図と同
じ符号を付しである。すなわち本実施例は二重化された
ホストシステム１１．１２と、これに運用系／待機系指
示信号５を与える運用系／待機系決定回路１０と、ホス
トシステム１１．１２とそれぞれ接続されるホストシス
テムバス２１゜２２と、一重化された入出力制御装置ｃ
以下ＩＯＣ）４と、折返し試験用書込・読出レジスタ回
路Ｃ以下ＢＥＧ）１と、待機系ホストシステムからの折
返し試験タイミング制御回路（以下ＴＭＣ）２と、バス
接続切替え回路３１．３２とを備えている０次に第２図
において、ホストシステムバス２１゜２２をそれぞれ運
用系、待機系ホストシステムバスとすれば、通常のバス
接続切替え回路３１．３２は運用系／待機系指示信号５
が論理レベル１ｌＩＪｌのとき信号６ａが論理レベル″
′１″になってバス接続切替え回路３１へのゲートが開
かれ、運用系のホストシステムバス２１とｌ０Ｃ４の内
部バスとが導通する。このとき待機系のホストシステム
バス２２側は信号６ｂが論理レベル″′Ｏ″なのでバス
接続切替え回路３２へのゲートが閉じられている。
じ符号を付しである。すなわち本実施例は二重化された
ホストシステム１１．１２と、これに運用系／待機系指
示信号５を与える運用系／待機系決定回路１０と、ホス
トシステム１１．１２とそれぞれ接続されるホストシス
テムバス２１゜２２と、一重化された入出力制御装置ｃ
以下ＩＯＣ）４と、折返し試験用書込・読出レジスタ回
路Ｃ以下ＢＥＧ）１と、待機系ホストシステムからの折
返し試験タイミング制御回路（以下ＴＭＣ）２と、バス
接続切替え回路３１．３２とを備えている０次に第２図
において、ホストシステムバス２１゜２２をそれぞれ運
用系、待機系ホストシステムバスとすれば、通常のバス
接続切替え回路３１．３２は運用系／待機系指示信号５
が論理レベル１ｌＩＪｌのとき信号６ａが論理レベル″
′１″になってバス接続切替え回路３１へのゲートが開
かれ、運用系のホストシステムバス２１とｌ０Ｃ４の内
部バスとが導通する。このとき待機系のホストシステム
バス２２側は信号６ｂが論理レベル″′Ｏ″なのでバス
接続切替え回路３２へのゲートが閉じられている。
熱論、運用系／待機系指示信号５が論理レベル頴”に反
転すれば、ホストシステムバス２２を運用系に、ホスト
システムバス２１を待機系とすることも可能である。
転すれば、ホストシステムバス２２を運用系に、ホスト
システムバス２１を待機系とすることも可能である。
この実施例においては、運用系ホストシステムバス２１
カラＩ（ＪＣ４へのアクセスは信号１ａによるＩＯア
ドレス信号とＩＯコマンド信号により伝えられ、ｌ０Ｃ
４はこれに呼応して信号２ａから／へのデータのり−ド
／ライトを行い、動作完了を確認応答信号３ａによりホ
ストシステムへ通知する例を示している。
カラＩ（ＪＣ４へのアクセスは信号１ａによるＩＯア
ドレス信号とＩＯコマンド信号により伝えられ、ｌ０Ｃ
４はこれに呼応して信号２ａから／へのデータのり−ド
／ライトを行い、動作完了を確認応答信号３ａによりホ
ストシステムへ通知する例を示している。
さて、待機系からの折返し試験をする場合には、バス接
続切替え回路３２へのゲートが閉じられているので、こ
のままでは待機系ホストプロセッサからのアクセスはで
きない。また、安易にこのゲートを開けると、運用系ホ
ストプロセッサからのアクセスとぶつかったり、運用系
ホストシステムの制御下にあるｌ０Ｃ４の情報を破壊し
かねない。
続切替え回路３２へのゲートが閉じられているので、こ
のままでは待機系ホストプロセッサからのアクセスはで
きない。また、安易にこのゲートを開けると、運用系ホ
ストプロセッサからのアクセスとぶつかったり、運用系
ホストシステムの制御下にあるｌ０Ｃ４の情報を破壊し
かねない。
そこでＴＭ０１により待機系ホストプロセッサからの折
返し試験要求（信号１ｂによるＩＯアドレス及びＩＯコ
マンド）をマツチング回路２０１で検出し、また運用系
ホストプロセッサからのｌ０Ｃ４へのアクセスがないこ
とをマツチング回路２０２で検出確認することで、信号
６ａによりバス接続切替え回路３１へのゲートを一旦閉
じて信号６ｂによシバス接続切替え回路３２へのゲート
を開けるタイミングを作成する。この時、運用系ホスト
システムバス２１からＩ（ＪＣ４へのアクセスが一旦止
められるが、この間は確認応答信号３ａが出ないので、
運用系側はｌ０Ｃ４へのアクセスについては待合わせと
なる。
返し試験要求（信号１ｂによるＩＯアドレス及びＩＯコ
マンド）をマツチング回路２０１で検出し、また運用系
ホストプロセッサからのｌ０Ｃ４へのアクセスがないこ
とをマツチング回路２０２で検出確認することで、信号
６ａによりバス接続切替え回路３１へのゲートを一旦閉
じて信号６ｂによシバス接続切替え回路３２へのゲート
を開けるタイミングを作成する。この時、運用系ホスト
システムバス２１からＩ（ＪＣ４へのアクセスが一旦止
められるが、この間は確認応答信号３ａが出ないので、
運用系側はｌ０Ｃ４へのアクセスについては待合わせと
なる。
マツチング回路２０１でマツチングした■０アドレスは
几ＥＧＩへのアクセスを示すＩＯアドレスであるため、
バス接続切替え回路３２へのゲートが開いてもＩ（ＪＣ
４へはアクセスせず、ＲＥＧＩへＩＯ書込・読出をする
ことが可能となる。ＲＥＧ １へのＩＯアドレス、ＩＯ
コマンドは信号１ｂから信号９となり、また書込・読出
データは信号２ｂから信号７となり、更にアクセスの確
認はＲ，ＥＧＩからの信号８から確認応答信号３ｂとな
ってホストシステムバス２２に通知される。このアクセ
スは折返し試験のためなので長時間ではなく、シたがっ
て運用系ホストシステムからｌ０Ｃ４へのアクセスの中
断による影響は少ない。熱論、この折返し試験の終了お
よび実施しない場合には、バス接続切替え回路３１．３
２へのゲートの制御は運用系／待機系指示信号５により
常に運用系ホストシステムバス側へ接続さｎるようにな
っている。
几ＥＧＩへのアクセスを示すＩＯアドレスであるため、
バス接続切替え回路３２へのゲートが開いてもＩ（ＪＣ
４へはアクセスせず、ＲＥＧＩへＩＯ書込・読出をする
ことが可能となる。ＲＥＧ １へのＩＯアドレス、ＩＯ
コマンドは信号１ｂから信号９となり、また書込・読出
データは信号２ｂから信号７となり、更にアクセスの確
認はＲ，ＥＧＩからの信号８から確認応答信号３ｂとな
ってホストシステムバス２２に通知される。このアクセ
スは折返し試験のためなので長時間ではなく、シたがっ
て運用系ホストシステムからｌ０Ｃ４へのアクセスの中
断による影響は少ない。熱論、この折返し試験の終了お
よび実施しない場合には、バス接続切替え回路３１．３
２へのゲートの制御は運用系／待機系指示信号５により
常に運用系ホストシステムバス側へ接続さｎるようにな
っている。
また、第２図では説明をわかりやすくするために省略し
たが、ＴＭＣ２は運用系／待機系ホストシステムバスが
切り替わった時、図ではホストシステムバス２１が待機
系バスとなった時のためにホストシステムバス２１側に
ももう１回路必要である。これは容易に結合可能で１類
推できるので説明を省略する。また、ＲＥＧＩは運用系
／待機系が入れ替わっても共用できることは明らかであ
る。
たが、ＴＭＣ２は運用系／待機系ホストシステムバスが
切り替わった時、図ではホストシステムバス２１が待機
系バスとなった時のためにホストシステムバス２１側に
ももう１回路必要である。これは容易に結合可能で１類
推できるので説明を省略する。また、ＲＥＧＩは運用系
／待機系が入れ替わっても共用できることは明らかであ
る。
なお、本実施例においては、ホストシステムがＩＯアド
レスとＩＯコマンドにより一重化されたＩ（ＪＣ４へア
クセスする場合を例に説明したが、ＩＯＣがメモリイン
タフェースによる場合には、メモリアドレスとメモリコ
マンドにより、また、ＩＯＣがホストシステムにＤＭＡ
（直接メモリアクセス）する機能を有する場合において
も、基本的には本発明の折返し試験は実施可能である。
レスとＩＯコマンドにより一重化されたＩ（ＪＣ４へア
クセスする場合を例に説明したが、ＩＯＣがメモリイン
タフェースによる場合には、メモリアドレスとメモリコ
マンドにより、また、ＩＯＣがホストシステムにＤＭＡ
（直接メモリアクセス）する機能を有する場合において
も、基本的には本発明の折返し試験は実施可能である。
すなわち、ＩＯＣは通常運用系ホストシステムバスに接
続されているが、該ＩＯＣと運用系ホストプロセッサと
の入出力のやり取りは常にあるわけてはなく、このや９
取りの行われていない期間、タイミングを利用して、Ｉ
ＯＣと待機系ホストプロセッサおよびバスを折返し試験
するという本発明のアイデアが実施可能であるからであ
る。
続されているが、該ＩＯＣと運用系ホストプロセッサと
の入出力のやり取りは常にあるわけてはなく、このや９
取りの行われていない期間、タイミングを利用して、Ｉ
ＯＣと待機系ホストプロセッサおよびバスを折返し試験
するという本発明のアイデアが実施可能であるからであ
る。
以上説明したように本発明は、折返し試験用レジスタ回
路と、待機系ホストシステムからの折返し試験タイミン
グ制御回路を備えることにより、二皿化されたホストシ
ステムへ一重化の入出力制御装置をバス接続切替え回路
により接続するシステムにおける待機系ホストシステム
からのバス接続切替え回路を含む折返し試験が可能にな
る効果がある。
路と、待機系ホストシステムからの折返し試験タイミン
グ制御回路を備えることにより、二皿化されたホストシ
ステムへ一重化の入出力制御装置をバス接続切替え回路
により接続するシステムにおける待機系ホストシステム
からのバス接続切替え回路を含む折返し試験が可能にな
る効果がある。
第１図は本発明の折返し試験方式の一実施例を示すブロ
ック図、第２図は第１図における書込・読出レジスタ、
タイミング制御回路およびバス接続切替え回路の詳細例
を示す回路ブロック図、第３図は従来の折返し試験方式
の一例を示すブロック図である。 １・・・・・・折返し試験用書込・読出レジスタ回路（
ＲＥＧ）、ｌａ、ｌｂ、２ａ、２ｂ、６ａ、６ｂ。 ７．８，９・・・・・・信号、２・・・・・・折返し試
験タイミング制御回路（ＴＭＣ）、３ａ、３ｂ・・・・
・・確認応答信号、４・・・・・・入出力制御装置（Ｉ
ＯＣ）、５・・・・・・運用系／待磯原指示信号、１０
・・・・・・運用系／待機系決定回路、１１．１２・・
・・・・ホストシステム、２１．２２・・・・・・ホス
トシステムバス、３０，３１゜３２・・・・・・バス接
続切替え回路、５１ 、５２・・・・・・折返し試験用
レジスタ、２０１，２０２・・・・・・マツチング回路
、３０１，３０２・・・・・・バス切替え用トラ代理人
弁理士 内 原 −１，ユ４７＼、−一〆 穿２２ 図
ック図、第２図は第１図における書込・読出レジスタ、
タイミング制御回路およびバス接続切替え回路の詳細例
を示す回路ブロック図、第３図は従来の折返し試験方式
の一例を示すブロック図である。 １・・・・・・折返し試験用書込・読出レジスタ回路（
ＲＥＧ）、ｌａ、ｌｂ、２ａ、２ｂ、６ａ、６ｂ。 ７．８，９・・・・・・信号、２・・・・・・折返し試
験タイミング制御回路（ＴＭＣ）、３ａ、３ｂ・・・・
・・確認応答信号、４・・・・・・入出力制御装置（Ｉ
ＯＣ）、５・・・・・・運用系／待磯原指示信号、１０
・・・・・・運用系／待機系決定回路、１１．１２・・
・・・・ホストシステム、２１．２２・・・・・・ホス
トシステムバス、３０，３１゜３２・・・・・・バス接
続切替え回路、５１ 、５２・・・・・・折返し試験用
レジスタ、２０１，２０２・・・・・・マツチング回路
、３０１，３０２・・・・・・バス切替え用トラ代理人
弁理士 内 原 −１，ユ４７＼、−一〆 穿２２ 図
Claims (1)
- 運用系と待機系の二重化された上位プロセッサシステム
（以下ホストシステムと記す）と、一重化された入出力
制御装置と、バス接続切替え回路とを備え、該バス接続
切替え回路により運用系ホストシステムとバス接続する
ように制御されているシステムにおいて、前記バス接続
切替え回路の待機系ホストシステム側のインタフェース
回路を試験するための折返し試験用書込・読出レジスタ
回路と、前記待機系ホストシステムからの折返し試験タ
イミング制御回路とを有し、前記運用系ホストシステム
と入出力制御装置間での入出力動作が行われていない期
間に前記待機系ホストシステムからの前記バス接続切替
え回路をも含めた折返し試験を行うようになすことを特
徴とする折返し試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114509A JPS61271544A (ja) | 1985-05-28 | 1985-05-28 | 折返し試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114509A JPS61271544A (ja) | 1985-05-28 | 1985-05-28 | 折返し試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61271544A true JPS61271544A (ja) | 1986-12-01 |
Family
ID=14639537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114509A Pending JPS61271544A (ja) | 1985-05-28 | 1985-05-28 | 折返し試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271544A (ja) |
-
1985
- 1985-05-28 JP JP60114509A patent/JPS61271544A/ja active Pending
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