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JPS6127657A - 配線構造体およびその製造方法 - Google Patents

配線構造体およびその製造方法

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JPS6127657A
JPS6127657A JP14751084A JP14751084A JPS6127657A JP S6127657 A JPS6127657 A JP S6127657A JP 14751084 A JP14751084 A JP 14751084A JP 14751084 A JP14751084 A JP 14751084A JP S6127657 A JPS6127657 A JP S6127657A
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wiring
layer
contact hole
substrate
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喜夫 本間
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恒川　助芳
Natsuki Yokoyama
夏樹 横山
Hiroshi Morizaki
浩 森崎
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は配線構造体、特に多層配線の上・下記線層もし
くは配線基板と配線層との綴孔部の高信頼度化を実現す
るための構造とその製造方法を提供するものである。
〔発明の背景〕
第１図を用いて従来の配線構造と製造方法の問題点につ
いて述べる。半導体集積回路等の高集積化に伴なって、
素子間の相互接続等を行なうための配線においても、各
層配線間および配線と基板との接続部（以下まとめて接
続部と略記する）も微細化され、接続孔の深さの径（も
しくは狭い方の幅）に対する比（以下アスペクト比と記
す）も増加する傾向にある。この様な微細化に伴なって
接続部の信頼性は低下する傾向にある。これを防　　　
　　“止するために従来は第１図（ａ）もしくは（ｈｌ
）に示す様な２重配線層が用いられてきた。第１図（ａ
）　　（Ｃ，Ｙ、　Ｔｉｒｙ＋　Ｊ、　Ｖａｃ、Ｓｉｃ
。
Ｔｅｃｈｎｏｌ、　、　２１　（１）　　（１９８２）
　Ｐ　１４）は基板１０表面の絶縁層１１に接続孔１４
が形成されたされている状態を示す。一般に第１の配線
層１２はＴｉＮやＴ　ｉＷ＋　Ｗｔ　Ｍｏ等の遷移金属
もしくはその化合物等によって構成され、第２の配線層
１３と基板１０表面との反応を防止する役割を果たす為
であることが示されている。しかるにこれの従来法にお
いては第１．第２の配線層１２゜１３の形式を真空蒸着
法やスパッタリング法等によって行なっていたため、接
続孔１４下部のＡ部において第１の配線層１２が薄くな
ってしまう。
この薄くなる度合いは接続孔１４のアスペクト比と配線
層１２の形成法、さらには配線層１２の厚さによって変
化する。一般には接続孔１２のアスペクト比が約１の場
合、その段差被覆係数は０．１〜０．５　に低下する。
この様にＡ部における第１の配線層１２の厚さが減少す
ると、上記の反応防止効果が低下し、配線としての信頼
性が低下する。
さらに第２の配線層１３の厚さもＡ部において低下する
ために、配線の電流容量も低下する。これに代わる構造
としては公知例２）に述べられた、第１図（ｂ）　　（
Ｃ，Ｅ、　Ｍｉｌｌｅｒ、　５ｏｌｉｄ　５ｔａｔｅＴ
ｅｃｈｎｏ１．　、　Ｄｅｃ、　１９８２．８５）に示
す選択化学気相成長法（以下選択ＣＶＤと記す）を用い
て。
接続孔内部にのみ、第１図の配線層を形成する方法が知
られている。同図においては基板１０表面の絶縁層１１
に接続孔１４にＷやＭＯ等の遷移金属が第１の配線層１
２として選択的に形成し埋込まれ、その上にスパッタリ
ング法等によって第２の配線層１３が形成されている。
この方法においては接続孔１４内に第１の配線層１２が
ほぼ完全に埋め込まれるために、第２の配線層１３の段
差被覆性と電流容量は改善される。しかしながら選択Ｃ
ＶＤ法によって形成した第１の配線層１２は絶縁層１１
との間に隙間を生ずるために、やはり同図Ａ′部におい
て第１の配線層１２が薄くなり、やはり第２の配線層１
３と基板１０との間の反応防止効果は低下してしまう。
以上に述べてきた様に従来用いられてきた膜形成方法に
よっては十分に信頼度の高い微細配線を形成することは
困難であった。
〔発明の目的〕
本発明の目的は上記従来の配線の欠点を克服する新しい
構造の配線を提供することにある。特に従来の接続孔側
壁下部における信頼性低下の問題を大幅に改善し得る配
線を提供することを目的とする。
〔発明の概要〕
本発明においては、上記の配線の接続孔内部の配線層の
構造に対し゛て接続孔の内部の下方部に反応防止のため
の第１の配線層を行く形成した構造とすることによって
配線の信頼性を著しく向上させたものである。またこの
様な構造を実現する方法としてバイアススパッタ法を用
いた。この金属や導体のバイアススパッタ法の内容は発
明者らによる特開昭５７−１５２１９２に示されている
。このバイアススパッタ法を用いると、溝や孔の側壁下
部に膜が厚く形成され１次第に溝や孔が埋め込まれて平
坦化されることが、その後の検討によって見出された。
しかもこのバイアススパッタ法を用いると従来よりも緻
密で、基板や絶縁層との接着力の優れた膜が形成できる
ことがゎ゛がった。
〔発明の実施例〕
以下本発明の実施例を第２図によって説明する。
（実施例１） 第２図（ａ）を用いて説明する。集積回路用Ｓｉ基板２
０上に厚さ１μｍの絶縁層２１が形成され、所定位置に
１μｍ角の接続孔２４が開口されている。この上に再ス
パツタ率５０％のバイアススパッタ法によって平坦部で
０．２μｍ厚のＷ膜を被着し、次いで第２の配線層２３
として膜厚１μｍのＡＱ−３％Ｃｕ合金を同じ条件のバ
イアススパッタ法によって形成した。本配線においては
、接続孔２４側壁下部Ｂにおける上記第１層の膜厚は０
．３μｍ以上と、従来のスパッタ法によって形成した場
合の膜厚の４〜５倍に向上した。
これによってＳｉ基板２０と第２の配線２３の反応防止
が実現し、同じ０．２μｍ厚の第１の配線層を用いた従
来配線に対して寿命は２倍以上に向上した。
（実施例２） 第２図（ｂ）を用いて説明する。基板２ｏと絶縁層２１
及び接続孔２４は実施例１と同じとした。
第１の配線層２２を、本実施例においては再スパツタ率
８０％の条件で、ＴｉＮ膜を反応性のバイアススパッタ
リングによって０．２μｍの厚さに形成した。ただし再
スパツタ率が大きい場合は、基板２０や絶縁層２１表面
がエツチングされて第１の配線層２１に混入して純度を
低下させる可能性があるため、予め厚さ０．０５μｍの
、通常のスパッタ法による第１の配線層２２ａを被着し
、次いで所期の再スパツタ率による第１の配線層２２ｂ
を形成し、膜厚を合わせて０．２μｍとした。なお通常
のスパッタリング法による第１の配線層２２ａはＴ　ｉ
　ＮでなくＴｉであっても良い。
Ｔｉを用いると、基板２０とＡＱ−３％Ｃｕ合金からな
る第２の配線層２３との反応防止効果を殆ど損うことな
しに、基板２０と第２の配線層２３との接触抵抗を低減
させることができた。なお第１の配線層２２ａ、２２ｂ
は相互に同種物質であっても異種物質であっても良く、
両者を合わせた膜厚が接続孔側壁下部で上部より厚くな
っていれば良い。
なお以上の実施例において、基板材料はＳｉの場合につ
いて述べたが、これに限られるものではなく他の絶縁性
もしくは金属基板であっても良い。
また接続孔は基板と配線層を接続するために用いられる
場合について述べたが、これに限られるものではなく、
上・子配線層間の接続に用いても良い。
さらにいずれの場合も第２の配線層下の全面に第１の配
線層が形成されている場合について述べたが、例えばエ
ッチバック法等を用いて、第１の配線層が接続孔内部に
のみ残された構造としても良い。また第２の配線層とし
てはＡＱ、Ｃｕ合金などの他各種のＡＱを主成分とする
合金、さらにはＡ１．・Ｘ／Ｙ／ＡＱ−Ｚ構造等の層状
配線であっても良い。ただしここでｘ、、ｙ、ｚとはＡ
ｆｌ以外の貴金属や遷移金属やそれらの合金、さらには
窒化物や硅化物等であっても良い。またＸ、Ｙ。
Ｚは同種の物質であっても異種物質であっても良し）。
本発明において、孔内における第２の層は、上記のよう
にバイアススパッタ法で形成するのが好ましく、両スパ
ッタ率は、はぼ５０〜９０％とすると好ましい結果が得
られる。両スパッタ率がほぼ５０％以下になると、充填
層内に空洞が生ずることがある。また、９０％以上にな
ると、膜の堆積速度が極度に遅くなってしホう。
第１の層は、これのみで充填するのではないがらほぼ２
０％以上の再スパツタ率としたバイアススパッタ法によ
って良好な結果が得られる。
〔発明の効果〕 上記説明において述べたように、本発明の配線において
は、所望の配線層と他の部分や材料との反応防止効果が
著しく向上する。また配線層と基板表面絶縁層との接着
性改善効果も向上するために、信頼性が著しく向上する
。
【図面の簡単な説明】
第１図は従来の配線を説明する図、第２図は本発明の詳
細な説明するための図である。 １０．２０・・・基板、１１．２１・・・絶縁層、１２
゜２２・・・第１の配線層、１３．２３・・・第２の配
線層。

Claims (1)

    【特許請求の範囲】
  1. 　所望の配線基板表面の絶縁層の所定位置に接続孔が開
    口され、該接続孔を介して配線層が接続されており、該
    配線層が上記絶縁層に延伸している配線装置において、
    上記接続孔内に配線層が充填され、該接続孔部配線層が
    ２層以上の金属もしくは合金、金属の硅化物や窒化物等
    の化合物などからなり、該接続孔部配線層の第１の配線
    層の厚さが接続孔側壁上部から下部に向かうにつれて膜
    厚が増加するような構造を有していることを特徴とする
    配線構造体。
JP59147510A 1984-07-18 1984-07-18 配線構造体およびその製造方法 Expired - Lifetime JPH069199B2 (ja)

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KR1019850004971A KR930007836B1 (ko) 1984-07-18 1985-07-12 반도체장치 및 그 제조방법
EP85108953A EP0168828B1 (en) 1984-07-18 1985-07-17 Method for manufacturing a semiconductor device having wiring layers
DE8585108953T DE3585180D1 (de) 1984-07-18 1985-07-17 Verfahren zum herstellen einer halbleiteranordnung mit leiterschichten.
US07/129,393 US4792842A (en) 1984-07-18 1987-11-24 Semiconductor device with wiring layer using bias sputtering

Applications Claiming Priority (1)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01107559A (ja) * 1987-10-21 1989-04-25 Agency Of Ind Science & Technol 配線の形成方法
JPH0316178A (ja) * 1989-03-14 1991-01-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008308765A (ja) * 1997-11-26 2008-12-25 Applied Materials Inc ダメージフリー被覆刻設堆積法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900005785B1 (ko) * 1985-05-13 1990-08-11 닛뽄덴신덴와 가부시끼가이샤 평탄성 박막의 제조방법
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US5175608A (en) * 1987-06-30 1992-12-29 Hitachi, Ltd. Method of and apparatus for sputtering, and integrated circuit device
EP0300414B1 (en) * 1987-07-20 1994-10-12 Nippon Telegraph And Telephone Corporation Method of connecting wirings through connection hole
JPS6482547A (en) * 1987-09-24 1989-03-28 Tadahiro Omi Semiconductor device
US5132775A (en) * 1987-12-11 1992-07-21 Texas Instruments Incorporated Methods for and products having self-aligned conductive pillars on interconnects
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
US5266835A (en) * 1988-02-02 1993-11-30 National Semiconductor Corporation Semiconductor structure having a barrier layer disposed within openings of a dielectric layer
FR2634317A1 (fr) * 1988-07-12 1990-01-19 Philips Nv Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions
JPH02178923A (ja) * 1988-12-29 1990-07-11 Fujitsu Ltd 半導体装置の製造方法
US6242811B1 (en) 1989-11-30 2001-06-05 Stmicroelectronics, Inc. Interlevel contact including aluminum-refractory metal alloy formed during aluminum deposition at an elevated temperature
US6271137B1 (en) 1989-11-30 2001-08-07 Stmicroelectronics, Inc. Method of producing an aluminum stacked contact/via for multilayer
US5658828A (en) * 1989-11-30 1997-08-19 Sgs-Thomson Microelectronics, Inc. Method for forming an aluminum contact through an insulating layer
US5472912A (en) * 1989-11-30 1995-12-05 Sgs-Thomson Microelectronics, Inc. Method of making an integrated circuit structure by using a non-conductive plug
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
US6287963B1 (en) 1990-11-05 2001-09-11 Stmicroelectronics, Inc. Method for forming a metal contact
KR100214036B1 (ko) * 1991-02-19 1999-08-02 이데이 노부유끼 알루미늄계 배선형성방법
JP2946978B2 (ja) * 1991-11-29 1999-09-13 ソニー株式会社 配線形成方法
US6051490A (en) * 1991-11-29 2000-04-18 Sony Corporation Method of forming wirings
DE69319993T2 (de) * 1992-09-22 1998-12-10 Sgs-Thomson Microelectronics, Inc., Carrollton, Tex. Methode zur Herstellung eines Metallkontaktes
US5356836A (en) * 1993-08-19 1994-10-18 Industrial Technology Research Institute Aluminum plug process
US5409861A (en) * 1993-09-15 1995-04-25 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
USRE36475E (en) * 1993-09-15 1999-12-28 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
KR100281887B1 (ko) * 1994-01-18 2001-03-02 윤종용 반도체장치의 제조방법
SG42438A1 (en) * 1995-09-27 1997-08-15 Motorola Inc Process for fabricating a CVD aluminium layer in a semiconductor device
US5730835A (en) * 1996-01-31 1998-03-24 Micron Technology, Inc. Facet etch for improved step coverage of integrated circuit contacts
US6420786B1 (en) 1996-02-02 2002-07-16 Micron Technology, Inc. Conductive spacer in a via
US6376781B1 (en) * 1996-05-03 2002-04-23 Micron Technology, Inc. Low resistance contacts fabricated in high aspect ratio openings by resputtering
US5929526A (en) * 1997-06-05 1999-07-27 Micron Technology, Inc. Removal of metal cusp for improved contact fill
US7253109B2 (en) 1997-11-26 2007-08-07 Applied Materials, Inc. Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
US6274486B1 (en) 1998-09-02 2001-08-14 Micron Technology, Inc. Metal contact and process
US6423626B1 (en) 1998-11-02 2002-07-23 Micron Technology, Inc. Removal of metal cusp for improved contact fill
US6261946B1 (en) * 1999-01-05 2001-07-17 Advanced Micro Devices, Inc. Method for forming semiconductor seed layers by high bias deposition
US6537427B1 (en) * 1999-02-04 2003-03-25 Micron Technology, Inc. Deposition of smooth aluminum films
US9240378B2 (en) * 2014-05-16 2016-01-19 Taiwan Semiconductor Manufacturing Company Ltd. Method of forming a copper layer using physical vapor deposition

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592352A (ja) * 1982-06-28 1984-01-07 Toshiba Corp 半導体装置の製造方法
JPS5966150A (ja) * 1982-10-08 1984-04-14 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS543480A (en) * 1977-06-09 1979-01-11 Fujitsu Ltd Manufacture of semiconductor device
US4161430A (en) * 1978-12-04 1979-07-17 Burroughs Corporation Method of forming integrated circuit metal interconnect structure employing molybdenum on aluminum
US4158613A (en) * 1978-12-04 1979-06-19 Burroughs Corporation Method of forming a metal interconnect structure for integrated circuits
JPS58108738A (ja) * 1981-12-22 1983-06-28 Seiko Instr & Electronics Ltd 半導体装置用電極の製造方法
FR2530383A1 (fr) * 1982-07-13 1984-01-20 Thomson Csf Circuit integre monolithique comprenant une partie logique schottky et une memoire programmable a fusibles
JPS60201655A (ja) * 1984-03-27 1985-10-12 Seiko Epson Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592352A (ja) * 1982-06-28 1984-01-07 Toshiba Corp 半導体装置の製造方法
JPS5966150A (ja) * 1982-10-08 1984-04-14 Toshiba Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01107559A (ja) * 1987-10-21 1989-04-25 Agency Of Ind Science & Technol 配線の形成方法
JPH0316178A (ja) * 1989-03-14 1991-01-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008308765A (ja) * 1997-11-26 2008-12-25 Applied Materials Inc ダメージフリー被覆刻設堆積法

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