JPS6124215A

JPS6124215A - 電子部品の外部電極形成法

Info

Publication number: JPS6124215A
Application number: JP14509884A
Authority: JP
Inventors: 國峯　登; 晃田中; 河野　敏郎
Original assignee: K C K KK; KCK CO Ltd
Current assignee: K C K KK; KCK CO Ltd
Priority date: 1984-07-12
Filing date: 1984-07-12
Publication date: 1986-02-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）発明の技術分野本発明は、電子部品基体の両端に外部電極を形成する方
法に係り、特に、チップ型積層セラミックコンデンサや
チップ抵抗体素子などの微小電子部品の電極形成にとっ
て有益なものである。

Ｑ）技術の背景チップ電子部品の一般的な銀−パラジウム電極について
は、フロー半田による自動半田付けの採用により、特に
、半田食われに対する対策が要望されている。耐半田性
の向上策としては、銀−パラジウムの比率を変え、パラ
ジウム比率をたかめること、塗布厚みを増すことは初歩
的な対策であるが、いづれもコスト増大に繋がるもので
あるから、経済的な塗布厚みを確保するための塗布技術
が要望されていた。

（ハ）従来技術と問題点従来、一般的な端子電極付与方法としては、ロール塗布
法又はディッピング塗布法などが知られている。ロール
塗布法は、印刷ロールの周速に等しい速度で、被塗布試
料を搭載したキャリヤをレール上で移動させ、印刷ロー
ル上に展開したペーストをチップ部品端子（電子部品基
体）に転写させる方法である。又、ディッピング法は、
ガラス板上にペーストを一定の厚みで塗布を行ない、チ
ップ部品端子（電子部品基体）、を押し付けて塗布を行
なうが、この際、付着した過剰の塗料をプロッティング
（吸い取る）することにより厚みの調整を行なうことが
ある。

積層チップコンデンサの銀−パラジウム端子電極の半田
食われの実態を観察すると、第３図に示す如く、電子部
品基体１の側面２．３のみに食われが進行し、内部電極
の露出する面、即ち頭部分４は食われが見られない。又
、半田５が塗布、焼成された積層チップコンデンサの端
子電極部分の断面を観察すると、第４図に示す如く、半
田食われに最も関係のある側面の電極厚みｔｌに比べて
頭部分４の厚みｔｌは２〜３倍となっている。従って、
半田食われを保証する厚みｔｌに対し、頭部分４の厚み
ｔｌは必要以上の厚みとなるので、頭部分４の厚みｔｌ
を電極厚みｔ２近くまで下げることにより、高価な銀−
パラジウム塗料の節約が達成されるばかりか、頭部分４
の厚みｔｌの規制によって外形寸法精度が上がり、電極
層への泡の取込み、膨れ、クラックの発生などを防ぐこ
とができる。

ディッピング塗布法は、プロッティングにより頭部ペー
ストを吸い取ることによって厚みを減少させることがで
きるが、その際の押出し圧の制御が微妙で定量的な除去
はむづかしい。而も、引き離す際、チップ端子が下向き
であるため、側面のペーストが下方に流れ、かつ引っ張
られるため、電極厚みＬ２も低下するという不具合があ
る。

一方、ロール塗布法により２重コートした端子電極を得
ることも考えられるが、１段ロールで２重コ、−卜する
には、下層塗布→乾燥（５〜２０分）−上層塗布−乾燥
（５〜２０分）−焼付という工程が必要となる。

然し乍ら、この工程は、乾燥時間が長いため、作業を遅
らせ、１重コートの２倍の時間を要する。

両端子タイプのものにあっては、更にこの繰り返しをし
なければならないため、極めて能率の悪いものである。

又、半田食われ防止、Ｐｄ酸化による半田付は性劣化防
止、コスト低減化の見地から、メブキ方法が広がってい
る。

然し、メッキ方法の場合、メッキ液が浸入するため、電
気特性の劣化を招き易い。又、端子電極と素地の接着力
を保持するため、ガラス質フリントを加える必要がある
が、ガラス質は焼付時熔融拡散してセラミック中に喰い
込み、このために端子電極中のガラスの跡が本孔となり
、メッキ液の浸入を招き易くなる。

なお、この種の技術としては、例えば特開昭５９−６９
９０６号、特開昭５９−６９９０７号などがある。

に）発明の目的本発明は、上述した如き従来の問題点を解決すべ（為さ
れたものであり、その目的は、塗布性を改善し、必要な
電極厚みを能率良くかつ経済的に確保することができる
電子部品の外部電極形成法を提供することにある。

（ト）発明の構成上記目的を達成するために本発明に係る電子部品の外部
電極形成法は、電子部品基体の端部に、Ｉ！、！−パラ
ジウム、銅及びニッケルなどの電極用塗料を塗布し、端
子電極を形成するに際し、所望距離離間した２本の塗布
ロールによって該電極用塗料を連続して塗布するように
構成したものである。

（へ）発明の実施例以下、本発明を第１図に基づいて説明する。

第１図は本発明の工程を示す説明図であり、ｌＯは第１
のロール、１１はこの第１のロール１０に設けた塗布槽
、１２は第２のロール、１３はこの第２のロール１２に
設けた塗布槽、１４はチップ型積層セラミックコンデン
サや抵抗体素子などの微小電子部品基体、１５はゴム質
材で構成されたチップキャリヤ、１６はこのチップキャ
リヤ１５を載置し、搬送するレールである。

次に、本装置の動作を説明する。

第１のロール１０と第２のロール１２とを所望の間隔で
配し、各塗布槽１１．１３内に塗料Ａ。

Ｂを充填する。又、第１のロール１０と第２の口−ル１
３とは、各塗布槽１１．１３との隙間をゲージ調節によ
り調整し、ロール表面の塗料厚みを所望の厚みに変える
。又、キャリヤ１５内には電子部品基体１４がその端部
（頭部分）１４ａを露出するように差し込み保持されて
いる。

次に、第１のロール１０及び第２のロール１２゜の駆動
体（モータ）を作動して回転し、ロールスピードとキャ
リヤ１５のスピードを一定にセットする。

斯くして、第１のロール１０及び第２のロール１′２に
は各塗布槽１１．１３内の塗料Ａ、　Ｂが一定厚で供給
されることを確認した後、キャリヤ１５をレール１６で
搬送する。而して、第１のロール１０に電子部品基体１
４が当接すると、第１のロール１０上に層をなしていた
塗料は例えば第２図（ａ）のように電子部品基体１４の
端部１４ａに転写される。更に、レール１６によってキ
ャリヤ１５が搬送され、第２のロール１２に電子部品基
体１４が当接すると、第１のロール１０で塗布された塗
膜１７の上に新たに塗膜１８を形成する。

このように一端に塗料を塗布した電子部品基体１４は、
乾燥後、キャリヤ１５内に押し込まれて反対側に未処理
の端部を露出させられた後、上記と同様に塗布処理を受
ける。

而して、両端に塗布された電子部品基体１４は、焼付工
程に供給される。

更に、本発明を具体的な実施例によって詳述する。

実施例１先ず、第１図の第１′のロール１０のペースト厚ミヲ１
０００μｍ、第２のロール１２のペースト厚みを３００
μｍ以下に規制して塗布を行なう。この際、第１のロー
ル１０で塗布された頭部分１４ａが一部第２のロール１
２に転写し、厚みｔｌが補正される。又、この際、第２
のロール１２に転写した塗料は第２のロール１２の塗料
槽１３に蓄積される。

第１表は塗布条件の変化による厚み’１＋”２の変動と
、電極塗布重量を示したもので、厚みｔ２に変動が見ら
れずに電極重量が２０〜２５％節約２５％。

実施例２第１図の第１のロール１０にガラス成分３％／銀を含む
粘度２５０ポイズの銀塗料Ａを５００μｍ厚みに展開し
、第２のロール１２にガラス成分０％／銀を含む１２０
ボイズの銀塗料Ｂを厚み８００μＭで展開させる。チッ
プ部品（電子部品基体）１４の端子（頭部分）１４ａを
第１のロール１０、第２のロール１２の順で塗布し、８
５０℃で焼成を行なうことにより、下層（塗膜）１７に
ガラス成分が多く上層（塗膜）１８は少ない二重層の緻
密な銀端子電極が形成される。この端子電極に、ニッケ
ルメッキ、ハンダメッキを施すことにより、ニッケルの
電着が良好で、而もメッキ処理液の浸込みがなく、電気
的な特性の良いチップ型積層コンデンサが得られた。

この際、銀塗料ＡとＢとの粘度差は１００ポイズ以上保
つことが必要で、塗料Ｂへの塗料Ａの混入は無視される
。

フリット３％とフリット０％銀の重層塗布端子電極と、
フリット３％銀の単独塗布端子電極を比較すると、メッ
キ後のｑ不良が重層塗布により大幅に改善されたことが
明らかである。

実施例３第１図の第１のロールｌＯのペースト厚み８００μｍ１
第２のロール１２のペースト厚み２００μｍとし、チッ
プ積層コンデンサ（電子部品基体）　１４の端子（１１
１部分）１４ａに銅ペーストを塗布し、窒素雰囲気中９
００℃で焼付けることにより、ｔ１＝４０μｍ、　ｔ２
−３０μｍの銅端子電極を得た。

（以　下　余　白）第２表ニッケルー半田メッキ後のＱ不良発生率以上の実施例か
ら明らかな如く、本発明は、チップ型積層セラミックコ
ンデンサやチップ型抵抗素子の端子電極の形成に際して
必要な電極厚みを正確に塗布する方法として、２本の塗
布ロールを通し、夫々のロールの塗布厚みをコントロー
ルすることによって塗布と過剰塗料の吸い取りを行なう
ようにしたものである。この方法によって、銀−パラジ
ウムペーストの使用量が２５％程度軽減され、而も側面
電極厚みが十分であるため、耐半田食われ性も向上した
。又、粘度の異なる異種のペーストの湿式Ｍ層塗布が可
能となったので、ニッケルメッキ下地用としてガラス成
分の多い銀ペーストを下層に、ガラス成分の少ない銀ペ
ーストを上層に同時塗布形成することができた。又、連
続して電子部品基体に塗料が２重コートできるため、従
来の１重コートと同等のスピードで処理が可能となる。

更に、チップ型電子部品については、自動挿入が多くな
ったため、マガジン詰めやテーピングされたものが多く
なっており、工程を大巾に変更することな（、有効に対
応できる。部品の形状は端子電極の塗布に左右され、特
に頭部分厚みｔ、の規制を正確に行なう必要があるが、
この要素に対しても本発明は有効である。

以上の説明に用いた銀−パラジウム塗料以外にも、メッ
キ下地用としての銀ペーストや卑な金属である銅やニッ
ケルペーストなどの端子電極形成についても有用である
ことは云うまでもない。

（ト）発明の効果゛上述した如く、本発明は、電子部品基体の端部に、銀
、銀−パラジウム、銅及びニッケルなどの電極用塗料を
塗布し、端子電極を形成するに際し、所望距離離間した
。２本の塗布ロールによって該電極用塗料を連続して塗
布するように構成したものであるから、必要な電極厚み
を経済的に確保することができる上、異種のペーストを
重層塗布することも可能ならしめるという利点を有する
。

【図面の簡単な説明】

第１図は本発明に係る電子部品の外部電極形成法に於け
るダブルロール塗布を示す説明図、第２図＋ａｌ及び中
）は第１図に於ける塗布工程で塗布された電子部品の頭
部分の塗膜を示す拡大図、第３図（ａ）〜（ｄｌはチッ
プ型積層コンデンサに於ける銀−パラジウム端子電極の
半田食われ進行状況を示す説明図、第４図はチップ型積
層コンデンサの端子の断面図である。１０・・・第１のロール、１１．１３・・・塗料槽、１
２・・・第２のロール、１４・・・電子部品基体、１４
ａ・・・頭部分、１５・・・キャリヤ、１６・・・レー
ル、１７．１８・・・塗膜。

Claims

【特許請求の範囲】

（１）電子部品基体の端部に、銀、銀−パラジウム、銅
及びニッケルなどの電極用塗料を塗布し、端子電極を形
成するに際し、所望距離離間した２本の塗布ロールによ
って該電極用塗料を連続して塗布することを特徴とする
電子部品の外部電極形成法。
（２）２本の塗布ロールで、二種類の異なった電極用塗
料を重層塗布することを特徴とする特許請求の範囲第１
項記載の電子部品の外部電極形成法。
（３）２本の塗布ロールの第１ロールで塗布した端子の
頭部分の電極用塗料を第２ロールで適正量取り去ること
を特徴とする特許請求の範囲第１項記載の電子部品の外
部電極形成法。